"VHDL code" 검색결과 261-280 / 521건

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  Post lab - BCD to Excess3 code converter !! (A+리포트 보장)

  Analyze and comment the VHDL codes and the results(1) Describe the final VHDL codes in detail(2) 오류 발생 ... Analyze and comment the VHDL codes and the results(1) Describe the final VHDL codes in detailIf any revision ... 하지만, LCD로 보여주는 coding을 추가하면 내가 작성한 VHDL code가 정확하게 변환이 되는지 확인 할 수 있따.

  리포트 | 14페이지 | 2,000원 | 등록일 2009.06.29

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  VHDL을 이용한 논리 게이트 실습

  Schematic은 심볼을 이용하여 그리는 방식이고 VHDL은 C프로그 래밍 하듯 마냥 언어로 설계하는 방식이다.디자인을 모두 입력 하였으면 두 번째 단계로는 합성 (Synthesis ... _1644.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;이 부분은 C언어에서 #include 를 선언 하듯이 ... Schematic은 심볼을 사용하였지만 VHDL은 언어로 기술한다.

  리포트 | 28페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  VHDL이용, Digital Clock(디지털 시계)및 부가기능(타이머, 알람, 세계시간등)제작

  99가되었을 때, 즉 100hz라는 값은 1초에 100번 진동하는 값이므로 cnt가 99이상이 된다면 1초에 한번씩 값을 가질수 있기 때문에 위와같이 설정해 주었고, 왼쪽 코드를 ... :59:59에서 AM 12:00:00 로 넘어가는 순간에 down count를 주는 부분- down count를 그 순간에만 동작시키기 위한 one-shot enable code 부분 ... 보면, up count가 들어오게되면 시계를 구현 할 때 필요한 조건들이 if문으로 나열되어있ut인 스위치를 받아 시/분/초를 조절할 수 있도록 one-shot enable code를

  리포트 | 22페이지 | 5,000원 | 등록일 2014.02.14 | 수정일 2021.08.25

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  논리회로실험2014 -Adder Subtractor

  Background1) Lab Assignment 1S= (x and y) or z의 논리식을 VHDL 코드로 작성하여 simulate하는 과제이다. ... Purpose1) full adder 모듈을 component로 선언하여 4-bits Full Adder and Subtractor를 설계한다.2) 내부 신호 및 component의 ... 그리고 그 temp or z를 S에 assign하는 코드를 작성하여, simulate한다.

  리포트 | 18페이지 | 1,000원 | 등록일 2014.11.05

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  [3주차] Adder_Subtractor

  VHDL을 이해하고 ISE webpack을 이용하여 VHDL code를 작성하고 simulator를 이용하여 정상작동 여부를 확인한다.? ... Binary code를 이해하고 signed binary code를 표현하는 방식을 공부한다. 또한 이를 이용하여 가산기, 감산기, 혹은 감가산기를 설계한다.? ... Source & Result1) VHDL source1.

  리포트 | 16페이지 | 2,000원 | 등록일 2012.06.30

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  논리회로 프로젝트 보고서

  설계결과 및 분석- Dataflow 방식으로 VHDL 코드 작성6. ... 설계한 code에서는 구체적으로 M0, M1에 해당한다. ... 역할을 하는 파트를 살펴보면 multiplier입력에 해당하는 B입력의 최하위 비트 옆에 ‘0’을 붙여줌으로써 5bit로 확장한 후 3bit씩 overlapping하여 잘라주는 code이다

  리포트 | 14페이지 | 3,000원 | 등록일 2012.12.23 | 수정일 2013.11.25

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  VHDL로 inverter 구현시 transport delay 와 inertial delay 의 차이점

  설계내용 Quarters 2를 이용하여 inverter를 VHDL코드로 구성하는데 이때 transport dalay와 inrertial delay를 고려하여 각각 입력신호가 1ns일때의 ... 우선 인버터를 구성하기 위한 VHDL코드가 필요하고 각각의 delay를 구별해주는 단어가 필요하다. wave폼으로 변환하고 거기서 value를 지정해주는 부분에서 입력신호값을 넣어주게 ... VHDL로 inverter 구현시 transport delay와 inertial delay의 차이점 1.

  리포트 | 6페이지 | 2,000원 | 등록일 2013.02.11

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  DECODER, ENCODER

  한 개의 7-segment표시창은 0부터 9까지 표시하며 네 개의 표시창을 합하면 0000에서부터 9999까지 표시할 수 있다.Xilinx ISE Webpack의 기능▶ VHDL 코드 ... ModeAT17010에 프로그램을 넣은 후에 Spartan에 Download하는 방식Assignment 1▶ Describe its input output signals첫번째 표시창Input(BCD code ... 00100000011000100010110110011001001111010000110011001010011011010110001111101011100000011110000011111111001001100111Selector가 00일 때 0부터 9까지를 표시하는 디코더두번째 표시창Input(BCD code

  리포트 | 13페이지 | 1,000원 | 등록일 2010.03.26

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  VHDL로 구현한 8bit Full Adder

  혹은 1bit full adder를 8개를 조합하여 구성할 수 있다. 8개의 full adder를 이용한다면3-4 소스코드와 그에대한 설명? ... VHDL실습 2주차 Report-18bit full Adder담당교수 :담당조교 :8bit Full Adder1-2 1.진리표(상태표), 논리식, 필요한 그래프, 표 등 2.그에대한설명8bit ... AB는 입력이며S,C : out std_logic); -- S,C는 출력이다.A,B,S,C의 자료형은 0과1의 값을가지는 bit 형으로 정의한다.end ha; -- entity부의

  리포트 | 7페이지 | 2,000원 | 등록일 2010.12.27

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  아주대학교 논리회로 설계 과제 1. 7 Segment Decoder vhdl

  도서관에서 관련 자료를 대출하고 인터넷을 통해 VHDL에 관하여 알게 되었고 스스로 소스코드를 작성해 보았다. 처음에는 계속 오류가 났고 왜 오류인지도 몰라 계속 헤맸다. ... 처음 과제를 받았을 때는 VHDL에 관해 아무것도 알지 못했고 답답한 마음 뿐 이었다.

  리포트 | 11페이지 | 1,500원 | 등록일 2013.11.28

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  실험2 제06주 Lab04 Post Comparator

  Lab 3에서는 1-bit Comparator를 Behavioral Modeling으로 Verilog code를 작성하여 설계하였다. ... DiscussionLab 1에서는 1-bit Subtracter를 Gate Primitive Modeling으로 Verilog code를 작성하여 설계하였다. ... Conclusion이번 실험은 그 동안 배운 VHDL의 사용법을 숙달시키고 2가지 Modeling 방법으로 코딩하는 법을 숙달시키는 실험이었다.

  리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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  VHDL을 이용한 산술연산회로설계

  이렇게 input 값을 바꿔가며 결과값을 관측하였다. 6) Provide the simulation result and the code ● Simulation result ALU Boost ... VHDL을 이용한 산술연산회로설계 B반 5조 2009312075 차승현 2013. 04. 16 Introduction 6주차 실습이었던 산술연산회로설계는 Booth곱셈기와 Alu로 ... 그리고 cnt를 증가시키고 cnt = 8 이되면 output에 값을 저장하고 출력한다.

  리포트 | 25페이지 | 2,000원 | 등록일 2014.06.10 | 수정일 2022.11.07

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  VHDL-Post lab - Counters

  의 최종 코드와 test bench code >상당히 시간이 오래 걸렸던 부분이다. ... 특히 두번째 실험에서 code는 미리 정상적으로 짜놓고, 어리석게 Assignment pin 할당이 잘 못 됬다는 것을 모른체 VHDL code 만 만지작 거린 것이 큰 실수 였다. ... VHDL code 상에서도 크게 문제가 될 것은 없었는데, 문제점을 파악 하지 못해 실험이 지연 되었다.

  리포트 | 10페이지 | 2,000원 | 등록일 2009.06.29

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  논리회로실험 - 제 3장 4bit Carry Lookahead Adder를 이용한 가산기 설계 결과 보고서

  코드를 구성하는 기본 설정(1)전반적인 내용-GP full adder와 Lookahead Carry Generator, 4bit CLA를 설계한다.-2’s complement를 이용한 ... 기본적으로 들어가야 할 코드들을 살펴보자1. GPFullAdderP ... VHDL의 특성상 2비트가 넘어가면 순차적으로 계산을 해야한다. 순차적으로 계산을 하면 올림수(Carry)가 발생하여 계산 속도가 늦어지게 된다.

  리포트 | 17페이지 | 1,000원 | 등록일 2014.08.15

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  VHDL 코딩 소스 가산기 + 반가산기 결과보고서 디지털시스템 설계

  활동목적이 장에서는 VHDL을 이용하여 반가산기를 설계하고 시뮬레이션에 대하여 좀 더 상세히 공부하도록 한다.2. ... 활동내용1) 소스코드- 반가산기 Bit 파일 생성- 전가산기 Bit 파일 생성- 반가산기 Test Bench- 전가산기 Test Bench2) 시뮬레이션- 반가산기- 전가산기3) 에뮬레이션

  리포트 | 6페이지 | 1,500원 | 등록일 2014.10.15

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  08 논리회로설계실험 결과보고서(카운터)

  실험 목표VHDL을 이용하여 카운터를 설계한다.설계한 카운터를 이용하여 RoV-Lab3000의 led와 7segment가 정해진 동작을 수행하도록 한다.2. ... 이를 위해 첫 번째 process 문에서 클락이 rising 되면 count 변수 값을 1씩 늘려간다. count 값이 2000000 이상이 되면 number 값이 1 증가하고, count는 ... 실험 결과실험 1. 8비트 비동기식 업카운터 설계(1) 설계 내용1) 소스 코드2) 핀할당3) 7segment 표시결과4) 결과 분석이번 실험을 하기 전 작성했던 예비보고서에서 설계했던

  리포트 | 5페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  네이버, 신입사원, 공채, NAVER, SW직, SW연구직, SW개발직, 자소서, 자기소개서, 취업

  3② VHDL ? 2③ Python ? 2④ Linux 커맨드 및 개발환경 - 2⑤ Java ? 2⑥ MSSQL ? 2⑦ Android ? ... 읽을 수 있으며, 책을 참고하여 약간의 수정작업 또는 작은 변경사항 추가를 할 수 있음0 - 경험/지식 없음① C/C++ ? ... (프로젝트, 경진대회, 창업, 논문, 특허 및 오픈소스 코드 사이트 Github, Bitbucket ID 등)작성 시에는 '본인이 주도적으로 참여한 부분' 위주로 기입하며,

  자기소개서 | 3페이지 | 6,000원 | 등록일 2016.11.24 | 수정일 2018.05.18

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  아주대 OOO 교수님 논리회로 과제 4비트 9의 보수 회로

  Library ieee;Use ieee.std_logic_1164.all;Entity report1 is port( D3, D2, D1, D0 : in

  리포트 | 14페이지 | 5,000원 | 등록일 2015.03.12

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  논리회로실험 설계 보고서

  FPGA board에 설계한 코드를 load한 후 회로로 구현하여 곱셈기의 동작을 눈으로 확인하여 본다.vhdl에 대한 기본적인 설명- HDL은 Text editor, Compiler ... 예를 들면 integer, character 및 boolean등이 있다. ... (이해 상충: conflicts of interest, 공적인 지위를 사적 이익에 남용할 가능성)3.

  리포트 | 24페이지 | 4,000원 | 등록일 2013.11.25 | 수정일 2013.11.28

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  [Digital Logic Design Project] Gray Code Converter

  이용하여 gray code converter를 설계하고, 시뮬레이션을 통하여 동작을 확인한다.VHDL코드를 이용하여 gray code converter를 설계하였고, compiler ... 이 delay 때문에 결과 값을 보기가 어려워 Input값을 하나씩 넣어 결과를 도출하였다.이 Project를 통해 Gray code에 대해서 알 수 있었고, VHDL code에 대해 ... 이렇게 식을 바꾸니 훨씬 더 간단하고 효율적인 Logic Function과 Logic Network를 만들어 낼 수 있었다.VHDL code를 이용해 설계하고 이것을 Simulation해보았다

  리포트 | 10페이지 | 1,000원 | 등록일 2010.01.20

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