"4논리회로 실험" 검색결과 41-60 / 3,568건

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  논리회로실험 4주차 예비보고서

  기본 이론논리 회로를 설계함에 있어 부울대수의 특성을 이해하고 이용하면 복잡한 논리회로를 정확하고 간결하게 표현 가능하다. ... 예 비 보 고 서4주차부울대수의 간소화(1) : schematic 이용분반 : 0성명 : 000학번 : 2010000실험일: 0000.00.001. ... 여집합에서 괄호를 풀면 교집합 합집합 기호가 바뀐다는 법칙이다.이를 기호화 하면,(A + B )` = A` · B`(AB)` = A` + B` 등으로 표현가능하다.드모르간의 법칙은 논리회로

  리포트 | 3페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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  논리회로실험 4주차 결과보고서

  결 과 보 고 서4주차부울대수의 간소화(1)shematic 이용분반 : 0성명 : 000학번 : 2010000실험일: 0000.00.001. ... 그려보고 비교하여라.[ 간소화 전 ] F = A`BC + A`BC` + A`B`CAND Gate 3개, NOT Gate 3개, OR Gate 1개를 사용하였고,매우 복잡한 회로로 ... (B + C))= A`(1(B+C)) = A`(B+C)∴ F = A`(B+C)b) 간소화 전 부울식 (F)와 간소화 후 부울식 (S)을 Quartus Schematic을 이용하여 회로도를

  리포트 | 7페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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  성균관대 논리회로 설계실험 VHDL을 이용한 4bit Full adder 입니다.

  ‘tb_4full’ 이라는 testbench를 만드시오. ... 1)4bit Full_adder의 schematic을 그리시오. a=”0101” , b=”1001”, c_in = ‘0’ 에 대해서 각각의 bit에서의 s와 most bit 에서의 ... s_0=’0’, s_1=’1’, s_2=’1’, s_3=’1’2)주어진 code를 활용하여 4bit Full_adder를 구현하시오. 1.Full_adder 코드는 그대로 사용합니다

  리포트 | 2페이지 | 1,000원 | 등록일 2017.05.23

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  아주대 논회실 논리회로실험 실험4 예비보고서

  실험 과정 및 예상 결과1-11-22-12-2실험 결과 예상5. 회로 결선도출처http://www.alldatasheet.com/Digital Design, John. F. ... 멀티플렉서 IC인 74HC153을 이용하여 다음 회로를 구성한다.(4) 출력 Y를 측정하여 기록한다. ... 선택입력 값에 따라 멀티플렉스 기능을 확인한다. (2)의 결과와 같은지 확인하라.(3) 4x1 디멀티플렉서 IC인 74HC139을 이용하여 다음의 회로를 구성한다.(4) 출력 Y3,

  리포트 | 8페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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  아주대학교 논리회로실험 실험4 예비보고서

  실험과정 및 예상결과ⅰ) Multiplexer☞ Enable 입력을 갖는 4x1 멀티플렉서를 74HC20과 74HC04를 이용하여 다음 회로와 같이 구성한다. ... 같은 결과가 나왔다 이는 74HC148 IC칩 안에는 앞서 실험에서 구성한 회로가 들어 있을 것이라 예상할 수 있다.ⅱ) Demultiplexer☞ Enable을 갖는 1x4 디멀티플렉서를 ... +511010+5010110+5+50111☞ Truth Table을 살펴보면 앞선 실험과 다른 결과가 나온 것으로 보이는 이유는 앞선 실험의 구성 회로는 입력 값 D에 H를 주었을

  리포트 | 10페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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  [논리회로설계실험]1bit 비교기 와 4bit 비교기

  실험 내용 1) 1bit 비교기두 입력이 서로 같은지 또는 다른지를 비교하여 알려주는 회로로써 두 입력이 같으면 '1'을 출력하고, 다르면 '0'을 출력하는 회로 2) ... 4bit 비교기① 두 입력이 같으면 EQ='1' , 나머지는 '0' 을 출력.② A값이 B값보다 크면 AGB='1' , 나머지는 '0' 을 출력.③ A값이 B값보다 작으면 ALB= ... : Out std_logic ); end component; begin key : comp_1bit -- 지정된 회로에

  리포트 | 5페이지 | 1,000원 | 등록일 2015.07.07

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  논리회로실험 실험4 Multiplexer & Demult 결과보고서

  5주차 결과보고서실험 4 Multiplexer & Demultiplexer▶실험과정 및 결과◈ 실험 1-1 : Multiplexer구성 사진 :- Enable 입력을 갖는 4x1 멀티플렉서를 ... 총 3개의 신호를 입력받고 4개의 출력단자가 존재한다. 2개의 선택신호의 경우의 수가 4개 이므로 출력은 4개의 출력단자 중 하나를 선택할 수 있다.회로설계 상에서 입력신호의 도선이 ... 앞선 실험이 멀티플렉서를 AND게이트와 NOT게이트로 구성한 것과 달리 Multiplexer 4x1 IC 74HC153를 이용하여 칩 하나로 회로를 구성하였다.

  리포트 | 9페이지 | 1,000원 | 등록일 2013.09.08

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  서강대학교 디지털논리회로실험 4주차결과

  디지털논리회로실험실험4. Mux, Demux, Comparator담당교수 : 김 영 록제 출 일 : 2013. 10. 08.(화)학 과 : 전자공학과성 명 :1. ... 실험 내용 및 결과분석① Tri-state buffer● Tri-state buffer는 다음과 같이 4가지 조합이 있다. ... 앞서 Multiplexer의 진리표와 동일하게 회로를 구성하였다. Output단의 deI1, deI2, deI3, deI4는 demux를 통과한 신호이다.

  리포트 | 9페이지 | 2,000원 | 등록일 2014.01.02

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  아주대 논리회로실험 실험결과4 멀티플렉서와 디멀티플렉서(Multiplexer & Demultiplexer)

  1x4 디멀티플렉서를 구성하여 결과를 확인해 보고 1x4 디멀티플렉서 IC인 74HC139를 이용하여 회로를 구성하여 결과를 확인해 보는 실험이 었다. ... 수행하는 회로로 동작했고 4x1 멀티플렉서 IC인 74HC153를 이용한 실험은 소자 1개를 이용하여 같은 기능을 수행하는 것을 확인 하였는데 이는 회로도 매우 간단했으며 진행하는 ... 실험 4. 멀티플렉서 디멀티플렉서 결과보고서● 실험 결과 분석실험 1.

  리포트 | 7페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  아주대 논리회로실험 실험예비4 멀티플렉서와 디멀티플렉서(Multiplexer & Demultiplexer)

  실험 4. ... 다음의 그림은 1x4 디먹스의 회로도와 진리표이다.선택입력출력S1S0Y3Y2Y1Y000000D0100D0100D0011D000● 예비보고서 문제(1) 다음 회로도의 AND gate, ... 즉 한 개의 입력을 여러 개의 출력 중 하나에 연결하는 회로가 된다.

  리포트 | 7페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  아주대 논리회로실험 실험4 결과보고서

  발전하도록 도우며, 이 윤리 헌장을 준수하도록 지원한다.위 IEEE 윤리헌장 정신에 입각하여 report를 작성하였음을 서약합니다.학 부: 전자공학부제출일: 2011.10.5과목명: 논리회로실험교수명 ... 회로도대로 IC를 빵판에 결선한다. 입력선으로는 2개의 선택입력(S0, S1), 1개의 enable(E), 4개의 데이터 입력(D0~D3)를 넣어준다. ... 우리 조의 경우는 회로도대로 회로를 잘 구성하였으나 제대로 동작하지 않아서 결국 실험 결과값 확인을 하지 못했다.

  리포트 | 7페이지 | 1,000원 | 등록일 2012.02.29

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  [아주대] 논리회로실험 4장 결과(Multiplexer & Demultiplexer)

  4 >회로도실험 결과 사진 ①실험 4는 1x4 demultiplexer 소자인 74HC139의 입출력 특성을 보고 실험3에서 구성한 회로와 비교해 보는 실험이었다. ... 결국 이 회로는 실험3과는 반대로 enable이 0일 때 작동하고 선택된 출력 값이 0으로 나오게 되므로 실험3은 active high로 작동하고 실험4는 active low로 작동함을 ... 위의 회로도를 이용해서 회로를 구성했으며, 번호①의 회로처럼 회로를 구성했다.사진INPUTOUTPUT번호DS _{0}S _{1}Y _{0}Y _{1}Y _{2}Y _{3}①5XXXXXX②0000111③0051101④0501011⑤0551110실험4에서는

  리포트 | 7페이지 | 2,000원 | 등록일 2013.09.25

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  [아주대] 논리회로실험 4장 예비(Multiplexer & Demultiplexer)

  (D 입력은 enable입력이면서 I의 역할도 동시에 수행한다.)실험4)74HC139를 이용하여 위 회로를 구성하고 입력의 변화에 따른 출력 값Y _{0} ,`Y _{1} ,Y _{ ... 역시 입력스위치에 따른 멀티 플렉싱이 이루어질 것이다.실험3 4에서는 demultiplexer를 gate소자들을 이용해 구현해보고 demultiplexer소자로 구현한 회로와 비교해볼 ... 노란색으로 칠해진 것이 출력되는 입력데이터일 것이며, 다른 입력데이터들과 구분 짓기 위해 출력되는 데이터만 다른 논리 값을 걸어주었다.

  리포트 | 9페이지 | 2,000원 | 등록일 2013.09.15 | 수정일 2013.09.25

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  [A+ 예비보고서] 아주대 논리회로실험 실험4 '멀티플렉서 & 디멀티플렉스'

  ●Active high 신호와 Active low 신호-논리회로에서 다루는 신호는 크게 active high와 active low로 구분되는데, Active high 신호는 그 값이 ... 실험4. 예비보고서1.실험목적-멀티플렉서(MUX)와 디멀티플렉서(DEMUX)의 원리를 이해하고 실험을 통해 동작을 확인한다. ... 멀티플렉서 IC인 74HC153을 이용하여 다음 회로를 구성한다.(4) 출력 Y를 측정하여 기록하라.

  리포트 | 5페이지 | 1,000원 | 등록일 2015.03.27

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  [A+ 결과보고서] 아주대 논리회로실험 실험4 '멀티플렉서 & 디멀티플렉서'

  실험진행시 회로를 올바르게 구성했다는 것 밖에 분석할 수 없는것같다. ... S1, S0가 각각 0,0일때는 회로도에서 맨 윗부분의 AND를 지나는 입력을 출력하게되는것이고, 0,1 일때는 두 번째, 1,0일때는 세 번째, 1,1일때는 4번째 AND게이트를 ... 실험4. 결과보고서1.실험목적-멀티플렉서(MUX)와 디멀티플렉서(DEMUX)의 원리를 이해하고 실험을 통해 동작을 확인한다.

  리포트 | 6페이지 | 1,000원 | 등록일 2015.03.27

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  논리회로설계실험_4조_실험일(080401)_보고서

  Half - adderlibrary IEEE; use IEEE.std_logic_1164.all; entity half_adder is port(x,y:in std_logic; s,c:out std_logic); ..

  리포트 | 6페이지 | 1,000원 | 등록일 2011.11.19

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  논리회로설계실험_4조_실험일(080416)_보고서

  and not x(2) and en; d(3)

  리포트 | 6페이지 | 1,000원 | 등록일 2011.11.19

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  논리회로설계실험_4조_실험일(080506)_보고서

  CounterHDL Codelibrary IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter is Port ( clk : in S..

  리포트 | 5페이지 | 1,000원 | 등록일 2011.11.19

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  논리회로설계실험_4조_실험일(080603)_보고서

  `event and clk_4m=`1`) then --if tmp_cnt=3999 then if tmp_cnt=4 then tmp_cnt ... IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity seven_seg is port(clk_4m ... signal clk_500 : std_logic; begin process(clk_4m

  리포트 | 3페이지 | 1,000원 | 등록일 2011.11.19

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  실험 4. 논리게이트의 특성 및 연산회로 결과보고서

  1조2009037600 김동준2009037613 이창엽실험4. 논리게이트의 특성 및 연산회로▣실험목적논리게이트(TTL 74LS04)입출력의 전기적 특성을 실험을 통해서 알아본다. ... 또한 출력은 논리값 0이 1보다 입력에 대응하는 구간이 넓게 분포 하였다.고찰) 1번 실험보다 잡음여유 특성 시각적으로 볼 수 있었다. ... 데이터 시트 값과 비교해 보면=3.9가된다.4.5.4) [그림 4.13] 회로를 구성하고 가변 저항을 변화시키면서 출력 전류-전압 특성을 관측하여 [표 4.6]에 기록하라.

  리포트 | 9페이지 | 6,000원 | 등록일 2012.03.18 | 수정일 2017.03.12

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