"논리회로설계실험" 검색결과 81-100 / 2,223건

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  실험1 실험(1) 프로젝트 디지털논리회로 도어락 설계

  PROJECT 개요한 학기동안 디지털논리회로 과목에서 배운 전반적인 이론들을(기본논리게이트, 카운터 jk플립플롭, d플립플롭 등을 )을 사용하여 실험했던 관련 이론들을 복합적으로 사용하여 ... 고 찰1학기 동안 디지털논리회로 수업에서 습득한 이론으로 실험수업을 하면서 사용한 관련 이론과 지식을 이용하여 제작하는 프로젝트였다. ... 실제 실험 수업한 것처럼 JK 플립플롭을 이용해서 구성해야만 하지만은 그렇게하면 회로도가 너무 복잡해지고 기판에 공간도 많이 부족하게 되어 자료를 찾는 중에 7490소자 1번과 12번핀을

  리포트 | 12페이지 | 2,000원 | 등록일 2014.09.21

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  05 논리회로설계실험 결과보고서(조합회로)

  논리회로설계 실험 결과보고서 #5실험 5. 조합회로 설계1. ... 고찰ALU를 설계해 보았다. ALU는 중앙처리장치의 일부로서 컴퓨터 명령어 내에 있는 연산자들에 대해 연산과 논리 동작을 하는 디지털 회로이다. ... 실험 결과실험 1. 8가지 기능을 가진 ALU 설계- 기능표S2S1S0논리식기능000Y = AA의 전송001Y = A + B가산010Y = A - B감산011Y = A + 1A의 증가100Y

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  05 논리회로설계실험 예비보고서(조합회로)

  논리회로설계 실험 예비보고서 #5실험 5. 조합회로 설계1. ... 실험 내용- 실험 1. 8가지 기능을 가진 ALU 설계(1) 기능표S2S1S0논리식기능000Y = AA의 전송001Y = A + B가산010Y = A - B감산011Y = A + 1A의 ... 두 숫자의 산술연산, 논리연산을 계산하는 디지털 회로이다.대부분의 ALU는 다음의 연산을 수행할 수 있다.정수형 산술 연산 (덧셈,뺄셈, 곱셈, 나눗셈)비트 논리 연산 (AND, NOT

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  아주대 논리회로실험 설계 프로젝트 예비보고서(Stop Watch)

  있어서 Latch는 하나 이상의 비트를 저장하기 위한 디지털 논리회로를 말한다. ... 않다가 카운팅을 멈추면 비로소 1의 값을 가지게 되어 그 때 reset 버튼을 누르면 둘 다 1의 값을 가지게 되어 clear 단자가 작동한다.3) 래치 (D Latch): 디지털 논리회로에 ... 설계 목적- FPGA를 이용하여 Stop Watch를 구현해보는 것이다.

  리포트 | 7페이지 | 3,000원 | 등록일 2015.11.28

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  [논리회로실험] 실험3. VHDL을 이용한 가산기설계2

  과 목 : 논리회로설계실험과 제 명 : 실험3. ... 이번 실험에서는 'Ripple Carry Adder'에서 생길 수 있는 문제점을 보완한 'Carry Lookahead Adder'를 설계한다. ... 즉, carry를 따로 계산해서 연산의 속도를 증가시킬 것이다.Design① Describe what your circuit does이번에 설계할 회로는 'Carry Lookahead

  리포트 | 22페이지 | 2,500원 | 등록일 2014.03.22

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  [논리회로실험] 실험2. VHDL을 이용한 가산기설계1

  과 목 : 논리회로설계실험과 제 명 : 실험2. ... 이 회로는 모드 입력에 따라 가산기가 될 수도 감산기가 될 수도 있다.그림 SEQ 그림 \* ARABIC 1 이번 실험에 쓰이는 회로② Describe how you solve주어진 ... 코드를 가지고 설계하는 것이어서 한 architecture안에서 구현하는 방법을 생각하였다.

  리포트 | 9페이지 | 1,500원 | 등록일 2014.03.22

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  논리회로 실험 및 설계

  논리회로 실험 및 설계1. 설계 목적 : 논리회로 이론을 기초로 하여 자판기를 창의적인 방법으로 설계한다.2. ... 전체적인 회로는 모두 성공적이었고, 추가설계까지 완성했기 때문에 만족스러웠지만 직접 제작을 해 보지 못한 것과 설계시간이 너무 길었던 점이 아쉽다. ... 완성 회로도7. 자체 평가 :반환LED가 들어오는 부분과 초를 맞추기가 힘들어서 생각보다 설계시간이 오래 걸렸다.

  리포트 | 4페이지 | 1,000원 | 등록일 2009.10.15

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  [논리회로설계실험]1bit 비교기 와 4bit 비교기

  실험 내용 1) 1bit 비교기두 입력이 서로 같은지 또는 다른지를 비교하여 알려주는 회로로써 두 입력이 같으면 '1'을 출력하고, 다르면 '0'을 출력하는 회로 2) ... : Out std_logic ); end component; begin key : comp_1bit -- 지정된 회로에 ... signal input_b : std_logic; signal output_eq : std_logic ; component comp_1bit -- 이용할 회로

  리포트 | 5페이지 | 1,000원 | 등록일 2015.07.07

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  논리회로 설계실험 memory 설계

  Memory 설계1. ... port와 write enable port가 동기로 동작하고 특히 write enable 값에 따라 메모리를 읽기, 쓰기모드로 동작시킬 수 있도록 설계한다.? ... Problem Statement① Describe what is the problem.Purpose: 메모리를 설계하려면 가장 먼저 데이터를 저장할 수 있는 공간을 만들어야 하는데,

  리포트 | 7페이지 | 1,000원 | 등록일 2009.07.10

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  논리회로실험17 동기식 카운터의 설계

  논리회로실험 결과 보고서실험. ... 설계한 회로와 그림 16-1의 회로를 비교해 보시오JbKbJaKa2) 이 실험에서 다룬 순차와 역순인 동기식 카운터를 설게하려고한다. 어떻게 해야 하는가? ... - 현재상태의 000 -> 100 의 순차를 100-> 000 으로 바꾸어 표를 그린후 동기식 카운터 설계 방법에 따라 위 실험에서와 마찬지로 다음상태표, 여기표, 카르노맵, 논리함수구현

  리포트 | 3페이지 | 1,000원 | 등록일 2012.09.08

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  논리회로 설계실험 mux

  Multiplexer 설계1.

  리포트 | 7페이지 | 1,000원 | 등록일 2009.07.10

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  논리회로설계실험 FND(Flexible Numeric Display)제어 7 segments

  실험 내용1) 7개의 조각으로 나뉘어진 LED에 입력신호에 따라 숫자나 간단한 기호 점등2) 제어 데이터에 따른 숫자 점등표시할 숫자Segment 제어 데이터(MSB ↔ LSB)ABCDEFG ... 실험 결과1-1) Sourcelibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity seg isport

  리포트 | 5페이지 | 1,500원 | 등록일 2015.07.07

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  01 논리회로설계실험 결과보고서(And, or gate)

  논리회로설계 실험 결과보고서 #1실험 1. 기본게이트 설계1. ... 논리회로 설계 시에는 동작적 모델링과 자료 흐름 모델링 2가지 방법을 이용하여 설계한다. ... 고찰생소한 VHDL을 이용하여 AND, OR 게이트를 설계 해보고, 주어진 진리표에 맞는 논리회로를 설계하였다.

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  04 논리회로설계실험 결과보고서(인코더,디코더)

  논리회로설계 실험 결과보고서 #4실험 4. 디코더 인코더 설계1. ... 실험 목표디코더 인코더에 대해 이해하고 VDHL을 이용해 설계해본다.이 때, 디코더 설계시에는 동적적 표현(if문)과 자료흐름적 표현(when ~ else 문)을 사용하고 인코더 설계 ... 고찰디코더, 인코더를 설계하는 실험을 진행하였다. 디코더 설계 시에는 동작적 표현(if문), 자료흐름적 표현(when ~ else 문)을 사용하였다.

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  03 논리회로설계실험 결과보고서(병렬가산기)

  논리회로설계 실험 결과보고서 #3실험 1. 정류회로1. ... 실험 목표다이오드의 기본 특성을 이용한 정류회로를 구성하고 실험을 통해 특성을 확인한다.반파 정류회로, 전파 정류회로 및 브리지 정류회로의 특성을 살펴보고 비교해본다.2. ... 실험 결과실험 1.

  리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  01 논리회로설계실험 예비보고서(And,or gate)

  논리회로설계 실험 예비보고서 #1실험 1. 기본게이트 설계1. ... 실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.2. ... 회로의 입, 출력간의 관계를 기술하며, 회로의 내부, 물리적 구현에 대한 상세한 사항은 기술하지 않는다.설계자는 빠른 설계와 검증이 가능하고 합성도구를 통해 설계 최적화, 물리적 구현기술로

  리포트 | 8페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  04 논리회로설계실험 예비보고서(인코더,디코더)

  논리회로설계 실험 예비보고서 #4실험 4. 디코더 엔코더 설계1. ... 예를 들어 10진수나 8진수를 입력으로 받아들여 2진수나 BCD와 같은 코드로 변환해 주는 조합논리회로이다. ... 실험 목표VHDL 코드를 이용해 Decoder, Encoder 비교기를 설계하는 방법을 익힌다.두 비교기는 Behavioral 표현 방식과 Data Flow 표현 방식으로 설계 한다

  리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  논리회로설계실험 비동기 카운터 설계

  비동기 카운터 설계library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt_4 isport

  리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

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  논리회로실험 - 제 8장 VHDL의 순차 논리 회로 설계에서 Finite state machine을 설계 결과보고서

  IntroductionVHDL의 순차 논리 회로 설계에서 Finite state machine을 설계한다. ... Design(1)어떠한 회로를 설계할 것인가 1)1)FSMFSM이란 Finite state machine의 약자로 일정한 천이 가능한 상태 내에서만 동작하는 순차 논리 회로이다. ... 과 목 : 논리회로설계과 제 명 : 결과보고서 8담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 5 / 291.

  리포트 | 16페이지 | 1,000원 | 등록일 2014.08.15

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  논리회로설계실험 프로젝트_digital door rock

  과 목 : 논리회로설계실험과 제 명 : 프로젝트 결과보고서(P_6조)담당교수 : 조준동 교수님학 과 : 전자전기공학과학 년 : 3학년학 번 : 2006312687, 2006312117이 ... 름 : 서 영 진, 김 현 기학 번 : 2007310623, 2007313531이 름 : 정 광 수, 손 계 익제 출 일 : 2011. 6. 2111_1학기_논리회로설계실험 프로젝트 ... 기본적인 하드웨어 구조에서부터 필요한 입력버튼과 전기적 신호, 출력되는 신호들을 설정하고, 그에서부터 출발하여 회로를 설계하였다. 4자리 비밀번호를 갖는 도어록으로 구성하였다.■ 회로에서

  리포트 | 44페이지 | 4,000원 | 등록일 2012.03.20

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