"클럭" 검색결과 141-160 / 3,522건

• 

  컴퓨터의이해_1. 다음 각각의 문제에 대하여 주요 내용을 1, 2, 3, 4 번호를 붙여서 4가지 이상 설명하고 관련된 그림이나 사진을 설명문 본문에 한 장씩만 덧붙인다. 2. 컴퓨터의 입출력에 대한 다음 사항을 작성하라. (2)

  클럭은 중앙처리장치 내부에서 일정한 주파수를 가지는 신호로, 이 신호에 따라 명령어를 처리한다. ... 즉, 명령이 처리되는 속도가 빠를수록 더 많은 명령을 주어진 시간 내에 처리할 수 있으므로, 클럭이 빠를수록 높은 성능을 지녔다고 볼 수 있다. ... 마이크로시스템즈의 SPARC 등 다양한 IT 기업에서 CPU를 생산하며, 컴퓨터뿐 아니라 휴대폰이나 테블릿 등에도 그 활용 범위를 넓히고 있다.③ 처리장치의 성능중앙처리장치의 성능은 크게 클럭

  방송통신대 | 8페이지 | 2,000원 | 등록일 2024.07.18

  다운로드 장바구니
• 

  결과보고서(3) Shift Register 시프트레지스터

  클럭 펄스를 하나씩 트리거 시킬 때마다 1의 값은Q _{1}, Q _{ 2},Q _{ 3} 순서대로 이동했다.CLK=5일 때, 그러니까Q_{ 3}에 출력값 1이 나온 다음 클럭 펄스에서는 ... 이 회로는 결국 4까지 셀 수 있는 카운터인 셈이었다.이 카운터는 항상 1이 존재하며, 1이 각 클럭 펄스에 입력될 때마다 한 단계씩 “링을 순회”하듯이 시프트 되었다. ... 예비보고서에 기술한 이론에 의하면, 클럭 펄스가CLK가 들어올 때마다 데이터가 오른쪽으로 한 번씩 이동하게 되고, 데이터가 일단 저장되면 각 비트는 직렬 출력에서와 같이 한 비트씩

  리포트 | 5페이지 | 2,000원 | 등록일 2020.10.14

  다운로드 장바구니
• 

  8주차-실험19 예비 - 카운터 회로

  (10) 은 회로를 클럭에 동기시켜 확장시킨 회로이다. 입력 X 및 클럭의 신호구성은 실험 2와 동일하다. ... ⇒클럭의 수DCBA10진수0000는 어떤 상태로 변하는가? ... 이때⇒ JK플립플롭 이용하여 Up카운터를 설계한 것인데, 4개의 플립플롭이 모두 같은 클럭 입력을 받아서 작동하는 동기식 카운터이다.클럭의 수DCBA10진수00000010001120010230011340100450101560110670111781000891001910101010

  리포트 | 14페이지 | 1,500원 | 등록일 2020.10.02 | 수정일 2022.10.16

  다운로드 장바구니
• 

  [전자회로] Pspice (FlipFlop) 실험 레포트

  상승 모서리가 발생하기 이전에 가지고 있던 출력 값이 클럭의 상승 모서리가 발생하고 난 다음에는 반대로(0 이었으면 1로, 1 이었으면 0으로) 바뀌게 된다.2. ... 출력 변화 없음, JK=SR=01일 경우 리셋 기능을 수행하여 출력 Q=0이 됨, JK=SR=10일 경우 세트 기능이 수행되어 출력 Q=1이 됨)을 수행하며, JK=11일 경우에는 클럭의 ... 시뮬레이션 조건Time : 0s ~ 4sRS플립플롭과 JK플립플롭을 직접 설계하여 보았다.RS플립플롭은 NAND 게이트 두 개씩 병렬 연결하여 만들었는데 클럭은 0과 1을 줄 수 있지만

  리포트 | 4페이지 | 1,000원 | 등록일 2020.11.30

  다운로드 장바구니
• 

  예비보고서(2) 플립플롭

  따라서 클럭 펄스가 1로 될 때는 Master를 동작시키고, 0으로 될 때에는 Slave를 동작시키게 된다. ... RS 플립플롭은 이진법으로 표시되는 정보를 저장했다가 클럭 펄스가 들어오면 이를 플립플롭의 출력에 전달할 수 있도록 구성된다. ... 한 개의 클럭 펄스가 동시에 Master와 Slave를 동작시키도록 연결되어 있고, Slave쪽에는 NOT 게이트가 추가로 삽입되어 있다.

  리포트 | 7페이지 | 2,000원 | 등록일 2020.10.14

  다운로드 장바구니
• 

  시립대 전전설2 A+ 8주차 예비레포트

  등의 소리나 경고음 등을 표현할 수 있다.음성 주파수 대의 펄스 신호를 입력하여, 해당 주파수의 소리를 출력PIEZO 주파수에 따른 음계6) PIEZO Controller Logic클럭 ... 코드는 두 번째 FND에 ‘3’을 표현하는 예제이다.3) Dynamic FND Array보통은 FND array에서 여러 개 FND에 서로 다른 숫자가 나타나도록 세팅을 하고 빠른 클럭을 ... 커지면 다시 0으로 초기화.reset이 1일 경우, cnt_scan의 값을 0으로 초기화.cnt_scan의 값이 0~7을 반복하여 8 array 7-segment의 각 위치를 빠른 클럭을

  리포트 | 27페이지 | 2,000원 | 등록일 2024.09.08

  다운로드 장바구니
• 

  VHDL 실습 (D-FF, JK-FF, 8-bit counter) 예비

  이렇게 구성된 회로의 동작은 다음과 같다.D='L'클럭 동기 RS 플립플롭의 S='L', R='H'인 경우와 같게 되어 Q='L', Q'='H'가 된다.D='H'클럭 동기 RS 플립플롭의 ... 입력에 공통의 클럭 신호가 연결되기 때문에t_{ TQ}의 지연 후에 플립플롭의 모든 출력이 동시에 변한다. ... D 플립플롭D 플립플롭은 입력 데이터를 출력에 단순히 전달하는 플립플롭으로 중요한 기능은 클럭 펄스 CP에 따라 동기 되어 전달된다는 점이다.

  리포트 | 5페이지 | 1,000원 | 등록일 2021.01.06

  다운로드 장바구니
• 

  순차논리회로설계 결과레포트

  클럭 : FSM의 상태가 변하는 동기 클럭이 필요하다.▷ 무어 머신(Moore Machine), 무어 모델(Moore Model)- 상태 머신(State Machine)이 현재 상태에만 ... : load 신호가 클럭에 영향을 받지 않는다.- 비동기 클리어, 프리셋 레지스터 : 클리어, 프리셋 신호가 클럭에 영향을 받지않는다.- Verilog, VHDL의 인퍼런스(Inference ... 영향을 받는다.- 초기 상태에서 클럭의 에지에서 i가 ‘0’이면 S0상태를 유지하고,i가 ‘1’이면 S1 상태로 천이한다.- 출력 y는 S0에서 항상 입력 m을 출력하고, S1에서

  리포트 | 10페이지 | 3,000원 | 등록일 2021.06.10 | 수정일 2022.04.18

  다운로드 장바구니
• 

  [마이크로컨트롤러]10th_USART

  사용하여 송수신기 동기화 ▶ 데이터 라인 외에 전송 기준 클럭인 동기 클럭 신호선이 있음 ▶ 데이터를 기준 클럭에 동기 시켜 순차적으로 송수신함 ▶ 근거리 고속의 데이터 전송에 사용 ... 동시에 양 방향 전송은 되지 않음 - 전이중 (full-duplex) 통신 : 2 개 회선으로 양 방향 전송 , 동시에 양 방향 전송이 가능함 동기식 직렬 통신 ▶ 공통의 동기 클럭을 ... ▶ 대표적인 통신방식 : TCP , USRT, TWI(I 2 C) 등 비동기식 직렬통신 ▶ 동기 클럭 없이 데이터만을 송수신함 ▶ 데이터의 전송 속도 및 기타 사항은 송수신부에 동기

  리포트 | 25페이지 | 1,500원 | 등록일 2022.10.10

  다운로드 장바구니
• 

  16진 동기 및 비동기 카운터 설계

  동기식 카운터이므로, 위의비동기식 카운터 설계와 달리 모든 플립플롭에 클럭을 인가했다는 것 또한 확인할 수 있습니다. 이를 표로 나타내어보 ... 실험 이론1) 16진 비동기 카운터비동기식 카운터는 첫 단의 플립플롭에 클럭 신호가 인가되어 첫 단 플립플롭의 출력이 다음 단의 플립플롭을 트리거 시키도록 되어있는 회로로, ripple ... 또한 글리치 등의 염려가 없고, 작은 전달 지연으로 인해 빠른 클럭 신호에 의해서 구동할 수 있다는 점에서, 동기식 카운터가 비동기식 카운터보다 복잡함에도 일반적으로 많이 사용되는

  리포트 | 3페이지 | 1,500원 | 등록일 2020.10.10

  다운로드 장바구니
• 

  컴퓨터구조(전자계산시 논리회로에서 조합논리회로와 순서논리회로의 차이점)

  있었서 클럭이 들어갈 때만 동작을 하는 것이고 비동기식은 클럭이 없는 것이다.2) RS플립플롭두 개의 NAND 게이트로 이루어져 있다. ... 0or1)의 정보를 기억할 수 있는 최소의 기억 소자이며 전원이 공급되면 신호를 받을 때까지 현재 상태를 유지하는 논리회로이다.플립플롭은 동기식과 비동기식으로 나누어지며 동기식은 클럭이

  리포트 | 4페이지 | 2,000원 | 등록일 2023.09.13

  다운로드 장바구니
• 

  디지털 회로 실험-동기식 카운터

  관계 이론 요약-동기식 Up카운터 : 클럭신호를 공급하면 숫자가 증가하는 카운터 이다.(동시에 동작함)-동기식 Down카운터 : 클럭신호를 공급하면 숫자가 감소하는 카운터 이다. ... -동기식 7진 카운터 : 클럭신호를 공급하면 0~6까지 숫자가 변화하는 카운터 이다.3. 실험순서실험순서1.

  리포트 | 9페이지 | 2,000원 | 등록일 2022.09.10

  다운로드 장바구니
• 

  [전자공학심화융합설계] A+SAR ADC 레포트

  안정적인 변환속도 안에 들어오도록 클럭의 속도를 결정한다.한클럭 동안 고려해야할 변환 지연:클럭의 주기 > DAC 변환 시간 + 비교기 전파시간 + SAR 논리회로 전파시간 + 안정적 ... 따라서 비교기의 결과에 따라 최상위 비트를 결정하면 된다.이것은 한 클럭 펄스 동안 결정된다. 따라서 DAC 속도와 비교기의 속도보다 한 클럭의 주기보다 빠르면 문제가 된다. ... -과정 4.이제 다음 비트는01 01…1111이런식으로 전체 비트수 만큼 클럭을 진행하면 모든 비트를 결정한다.-과정 마지막.

  리포트 | 2페이지 | 1,500원 | 등록일 2020.04.09 | 수정일 2020.08.26

  다운로드 장바구니
• 

  마이크로프로세서+6주차+예비보고서 타이머와 카운터

  클럭과 8비트 타이머/카운터 (5주차 예비보고서와 동일)클럭은 일정한 시간 간격으로 0과 1의 값을 번갈아 나타낸 것으로 대개 모든 기계에 클럭이 작동하는 장치가 있다. ... ATMega128또한 클럭을 나타내는 장치가 있으며 이를 내부clk라 한다. 내부clk은 아래 그림과 같이 작동하며 이에 대한 설정은 대개 클럭의 속도으로 결정한다. ... 좀 더 깊게 보기 위해 10Hz로 클럭 속도가 설정되어 있었다면 위와 같이 12개의 클럭이 나타나면 이미 0.1초가 12번 나타나게 되어 1.2초가 흘렀음을 알 수 있다.

  리포트 | 8페이지 | 2,000원 | 등록일 2020.01.02 | 수정일 2020.11.12

  다운로드 장바구니
• 

  [예비보고서] 11.카운터 설계

  단, CLK 입력에 클럭 입력 대신 버튼 스위치를 연결하여 버튼을 누를 때마다 카운트가 증가하도록 설계한다. ... 입력클럭 펄스 2개마다 Q1 출력은 1개의 펄스를 만들게 되며, Q1 펄스 신호 2개마다 Q2 출력은 1개의 펄스를 만들 것이다. ... 그림11-1에서 알 수 있듯이, 동기 카운터 회로는 단일 CLK 입력이 회로를 구성하는 모든 Flip Flop의클럭으로 들어가게 된다.

  리포트 | 3페이지 | 1,000원 | 등록일 2023.01.03

  다운로드 장바구니
• 

  결과보고서(4) Counter 카운터

  이러한 오동작은 계수하는 값이 커지거나 클럭의 주파수가 높을수록 발생 확률이 증가하게 된다. 오동작을 방지하기 위해서는 최대 전파지연시간은 클럭 주기보다 적어야 한다. ... 예비보고서에 기술한 순서에 의해서,PR을 0 → 1로 한 후,CLK에 클럭 펄스를 하나씩 트리거 시키기 위해 이는 오른쪽에 1Hz에 선을 연결시켜 주고Q _{3} SIM Q _{0} ... 실험 후 뒷단의 클럭 펄스로 사용되던 앞단의 플립플롭의 출력bar { Q}를Q로만 바꿔주는 과정을 통해서 비동기식 카운트-업 카운터도 구성해서 다른 결과값도 얻어내었다. 7476 JK

  리포트 | 8페이지 | 2,000원 | 등록일 2020.10.14

  다운로드 장바구니
• 

  운영체제 '기계 사이클(machine cycle)' 리포트

  그다음에 클럭이 튀면 메모리에 있는 내용이 MBR로 들어가게 됩니다. 그 내용이 기계 명령어 내용이라서 MBR에는 기계 명령어가 들어있게 됩니다. ... Operand Cycle에서는 MBR에 기계 명령어가 들어있는데 그 기계 명령어의 하위 12비트를 다시 MAR로 복사하고, 클럭이 튀면 메모리에 있는 내용이 MBR로 들어가게 되어

  리포트 | 1페이지 | 2,000원 | 등록일 2022.11.16

  다운로드 장바구니
• 

  디지털 시스템 설계 및 실습 병렬 직렬 변환회로 설계 verilog

  레지스터의 종류는 다양하며, 시프트 레지스터는 클럭이 입력될 때 마다 저장된 데이터를 1비트씩 이동시킨다. ... 따라서 병렬 입력을 갖는 시프트 레지스터를 이용하면, 병렬로 입력된 데이터를 매 클럭마다 1비트씩 출력시키는 병렬-직렬 변환회로도 설계할 수 있다.

  리포트 | 3페이지 | 1,000원 | 등록일 2021.03.24

  다운로드 장바구니
• 

  [디지털공학개론] 카운터의 응용으로 디지털시계의 회로도를 완성해 가는 과정을 설명하시오

  만약 enable 제어 신호가 없다면, 클럭펄스가 하나씩 허가될 때마다 모든 카운터들이 동시에 1씩 증가하게 된다. ... 디지털 시계에서 쓰이는 카운터는 enable 제어 신호를 가지고 있는 카운터를 설계해야 한다. enable 제어 신호를 가져오는 이유는 모든 카운터가 하나의 클럭펄스에 동기되어 있어 ... 즉 1Hz 클럭이 인가되는 시점은 초의 일의 자리 10진 카운터가 증가하는 것이다.이처럼 시계를 구성하고 있는 카운터가 1이 증가하는 시점이 다 다르기 때문에 카운터마다 enable

  방송통신대 | 7페이지 | 3,000원 | 등록일 2021.03.23

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 결과리포트 6주차

  반면 플립 플롭은 클럭 신호가 0에서 1로 변화되는 시점에만 출력 값이 변하게 되면, 클럭 신호가 1인 동안에 SR입력이 변해도 출력은 변하지 않는다. ... N비트의 직렬입력/병렬 출력 레지스터는 N개의 클럭이 발생하는 데이터에 의해서 병렬 데이터가 결정되고 이에 따른 결과는 시프트 레지스터와 같은 동작을 한다.? 회로 구성? ... 이번 실험에서 주의 해야 했었던 점은 - 응용과제를 하기 전 예비 레포트를 작성하면서 입력에 clk(클럭)을 처음으로 사용해봤었는데 always문의 조건으로 clk가 상승하는 것을

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

  다운로드 장바구니