"library ieee" 검색결과 1-20 / 399건

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  부경대 전자공학과 디지털시스템설계 과제(수의 정렬)

  [과제 03] 수의 정렬 회로(Sorting Circuit)에 대한 설계[수행 및 제출(1)]수의 정렬회로를 VHDL로 설계하시오.library ieee;use ieee.std_logic ... ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;use work.use_package.all ... sorting_in_width-1; subtype sorting_out_value is integer range 0 to 2**sorting_out_width-1;end use_package;library

  리포트 | 10페이지 | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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  부경대 전자공학과 디지털시스템설계 수업과정 코드들

  out std_logic );end and_vhdl;architecture and_2 of and_vhdl isbeginY ... 1. and-vhdllibrary ieee;use ieee.std_logic_1164.all;entity and_vhdl isport ( A, B : in std_logic;Y : ... ieee;use ieee.std_logic_1164.all;entity mux41 isport ( s1, s0 : in std_logic;d3, d2, d1, d0 : in std_logic

  리포트 | 35페이지 | 3,000원 | 등록일 2022.03.21 | 수정일 2022.04.12

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  부경대 전자공학과 디지털시스템설계 기말1(패리티 검사기)

  ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity parity_checker isgeneric(n : integer ... 검사기 설계[수행 및 제출(1)]짝수 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고 오류가 발생하면 ‘1’을 출력하는 패리티 검사기를 VHDL로 설계하시오.library

  리포트 | 4페이지 | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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  부경대 전자공학과 디지털시스템설계 기말2(교통 신호등)

  [수행 및 제출(2)][수행 및 제출(1)]에서 작성한 상태도에 따라 교통신호등 제어기를 VHDL로 설계하시오.library ieee;use ieee.std_logic_1164.all ... ;use ieee.std_logic_arith.all;entity traffic_sign isport( clk,standby,test : in std_logic; segR1, segY1

  리포트 | 6페이지 | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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  디지털설계 실습보고서

  소스코드library IEEE; //VHDL에서 사용할 라이브러리를 지정하는 명령어use ieee.std_logic_1164.all; //ieee라는 라이브러리에서 ieee.std_logic ... _1164라는 이름의 패키지를 가져오겠다는 뜻use ieee.std_logic_unsigned.all; //ieee라는 라이브러리에서 ieee.std_logic_unsigned라는

  리포트 | 3페이지 | 1,000원 | 등록일 2021.12.28

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  부경대 전자공학과 디지털시스템설계 중간2(디멀티플렉서)

  ieee;use ieee.std_logic_1164.all;entity demultiplexer is port ( s : in std_logic_vector(1 downto 0); ... 그림 4-14]와 [표 4-12]같이 동작하는 디멀티플렉서를 설계하시오.이때, 순차문인 case ~ when문 또는 if ~ end if 문을 사용해서 [코드1]방법으로 설계하시오.library

  리포트 | 6페이지 | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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  부경대 전자공학과 디지털시스템설계 중간1(인코더)

  [단, if~end if 구문을 사용]library ieee;use ieee.std_logic_1164.all;entity incoder is port ( D : in std_logic_vector

  리포트 | 6페이지 | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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  우선순위인코더

  앞의 진리표중 하나를 이용하여 우선순위 인코더를 VHDL로 설계하시오. [ 단, if ~ end if 구문을 사용 ]library ieee;use ieee.std_logic_1164

  리포트 | 6페이지 | 2,500원 | 등록일 2021.12.15

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  VHDL코드를 이용한 4비트 감가산기 구현

  VHDL code--4bit subadder--library ieee;use ieee.std_logic_1164.all;package mydata issubtype adder_range ... ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;use work.mydata.all ... 의 범위 0 ~ 15subtype result_range is integer range -15 to 30; -- result_range 의 범위 -15 ~ 30end mydata;library

  리포트 | 8페이지 | 1,000원 | 등록일 2020.05.19

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  VHDL 설계 실습 보고서 (전감산기 설계)

  전감산기를 VHDL로 설계하고 아래에 VHDL 코드를 작성하시오.library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all

  리포트 | 3페이지 | 1,000원 | 등록일 2020.05.29

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  VHDL-1-가산기,감산기

  이렇게 NOT을 구현하고 Carryin에 M을 연결해서 1일 경우 회로에 1이 더해지도록 한다.2.2 소스코드 설명(VHDL)소스코드설명library ieee;use ieee.std_logic ... ieee;use ieee.std_logic_1164.all;entity Half_Adder isport( X : in std_logic;Y : in std_logic;S : out ... _1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity adder_substractor_4bit

  리포트 | 34페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.03.29

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  컴퓨터 네트워크의 기본 구조

  학술 데이터베이스: IEEE Xplore, ACM Digital Library와 같은 학술 데이터베이스에서는 컴퓨터 네트워크에 관한 최신 연구 논문을 찾을 수 있습니다.2. ... 이 과정에서는 IEEE Xplore, ACM Digital Library, Google Scholar 등의 학술 데이터베이스를 활용하면 좋습니다.각자 연구하고자 하는 주제에 따라 다양한

  리포트 | 27페이지 | 2,500원 | 등록일 2023.08.14

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  VHDL를 이용한 FPGA설계 레포트코드해석본

  VHDL 코드 및 핀 할당library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL

  리포트 | 25페이지 | 2,000원 | 등록일 2021.09.26

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  부경대 디지털 회로 3장 과제

  ieee;use ieee.std_logic_1164.all;entity half_adder isport (x, y : in std_logic;s, c : out std_logic) ... VHDL-- 4-bit Adder: Hierarchical Dataflow/Structural-- (See Figures 3-42 and 3-43 for logic diagrams)library

  시험자료 | 13페이지 | 4,000원 | 등록일 2020.04.21 | 수정일 2022.11.11

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  영어에세이_IT관련_스마트팩토리

  Retrieved from https://library.e.abb.com/public/06b5c4aa7cd3441da8e879cc51337353/Georgia Tech 2018 IEC ... stated that the existing IEC 61850 protocols can be combined with the communication protocols with IEEE

  리포트 | 7페이지 | 1,000원 | 등록일 2020.12.13

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  웹 개발과 사용자 경험

  IEEE Xplore, ACM Digital Library, ScienceDirect 등과 같은 공학 및 컴퓨터 과학 데이터베이스는 이 주제에 특히 유용하게 사용될 수 있습니다.4.

  리포트 | 26페이지 | 2,500원 | 등록일 2023.08.14

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  VHDL VLSI SOC 설계stop watch

  library ieee;use ieee.std_logic_1164. all;use ieee.std_logic_unsigned. all;use ieee.std_logic_arith.all ... ieee;use ieee.std_logic_1164. all;use ieee.std_logic_unsigned. all;use ieee.std_logic_arith.all;entity ... f_rst, q=>qm0, outclk=>s_clk5);u5 : counter5port map(clk=>s_clk5, rst=>f_rst, q=>qm1);end behave;테스트벤치library

  리포트 | 13페이지 | 1,000원 | 등록일 2018.11.18

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  VHDL VLSI SOC 설계step motor

  스텝모터\\\\\\\\\\\\\\\\\\\\\\\\\\\\library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL ... ;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity motor1_rot is port ( CLK_4M : IN std_logic; RSTB : IN std_logic

  리포트 | 11페이지 | 1,000원 | 등록일 2018.11.18

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  디지털공학실험 09. ROM,RAM 결과

  < ROM, RAM 순차회로 결과보고서 >VHDL 코드[ ROM VHDL Module Code ]library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_arith.all ... ;use ieee.std_logic_unsigned.all;-- Uncomment the following library declaration if using-- arithmetic ... functions with Signed or Unsigned values--use IEEE.NUMERIC_STD.ALL;-- Uncomment the following library

  리포트 | 12페이지 | 1,000원 | 등록일 2017.06.29

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  vlsi 최종

  f_rst, q=>qm0, outclk=>s_clk5);u5 : counter5port map(clk=>s_clk5, rst=>f_rst, q=>qm1);end behave;세그먼트library ... stop watchlibrary ieee;use ieee.std_logic_1164. all;use ieee.std_logic_unsigned. all;use ieee.std_logic_arith.all ... ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity

  리포트 | 20페이지 | 1,000원 | 등록일 2018.11.18

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