"VHDL설계실험" 검색결과 281-300 / 346건

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  논리회로설계실험 비동기 카운터 설계

  비동기 카운터 설계library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt_4 isport

  리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

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  메모리(ROM,RAM)설계결과보고서

  한번 쓴 메모리를 다시 쓰면 퓨즈가 끊어서 모듈의 데이터를 모두 날리는 결과를 초래한다.PROM은 한 번이상의 수정이 불가하기 때문에 사용자에 의해 수정될 수 있도록 설계된 대부분의 ... 실험순서① RAM(Random-access memory)을 VHDL 기술2차원 기억 공간의 선언이 요구, Read 이외의 경우는 Data Bus 모든 Bit에‘Z’를 출력하도록 요구 ... 실험순서① 8비트 RAM(Random-access memory)을 VHDL 기술2차원 기억 공간의 선언이 요구, Read 이외의 경우는 Data Bus 모든 Bit에‘Z’를 출력하도록

  리포트 | 13페이지 | 1,500원 | 등록일 2009.05.25

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  VHDL The Usage of Xilinx ISE on Spartan-3(자일링스 사용법 Post lab)

  우리는 VHDL을 이용한 디지털 회로 설계를 관리하는 project의 생성과 관리 그리고 시뮬레이션과 에뮬레이션을 통하여 실습의 전체적인 흐름을 파악하도록 한다. ... 즉 VHDL 코드를 편집하고, 저장, 가져오기 등 HDL editor에 관한 것과 설계된 코드의 기능적인(functional) 관점을 시뮬레이션 하기위한 Synthesis와 실제 시간적인 ... 전자전기컴퓨터설계실험IIIPOSTLAB REPORT[The Usage of Xilinx ISE on Spartan-3]학 과담당교수조학 번이 름제 출 일목 차 HYPERLINK \l

  리포트 | 8페이지 | 2,000원 | 등록일 2008.09.28

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  vhdl을 이용한 디지털 시계.(연습문제 풀이. Digital systems : principles and applications)

  프로젝트 설계 시 참고할 수 있는 자료 수집각 조원 개인별 활동11.21,11.24? 실제 배선도에 따라 구현되는지 실험 및 검토? ... 제작.■ 목 표● VHDL을 이용 동기식 카운터를 이용한 디지털 시계를 설계.● VHDL의 코드를 이해하고 다루는 법을 익힌다.■ 설계 방향.VHDL을 이용한 설계로 시, 분, 초를 ... VHDL 언어의 사용 방법 습득- VHDL을 이용한 회로 설계 방법에 관한 필요한 사항을 개인별로 조사 후 종합 / 사용법 공유?

  리포트 | 13페이지 | 2,500원 | 등록일 2008.02.20

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  VHDL를 이용한 디지털 시계

  과 목 : 논리회로설계실험과 제 명 : 디지털 시계담당교수 : 김 종 태학 과 : 전자전기공학학 년 : 3 학 년학 번 :이 름 :제 출 일 : 08. 05. 21IntroductionDigital ... Clock의 구조를 파악하여 설계한다.- KIT동작을 위해 최소한 6개 이상의 process문을 이용하여 설계한다.- clk, rst_n의 변화에 따른 동작 제어의 변화를 고려하여 ... out STD_LOGIC;SEG_F : out STD_LOGIC;SEG_G : out STD_LOGIC;SEG_DP : out STD_LOGIC);end digital_clock;( VHDL

  리포트 | 19페이지 | 1,000원 | 등록일 2010.05.27

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  논리회로설계실험 OR gate 코드와 Half Adder 코드

  1.HDL 코드전가산기를 구성하기 위해 필요했던 이전시간에 작성했던 OR gate 코드와 Half Adder 코드 도 첨가했습니다.※OR GATElibrary IEEE;use IEEE.std_logic_1164.all;entity or_gate is port(a : i..

  리포트 | 5페이지 | 3,000원 | 등록일 2010.12.22

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  논리회로설계실험 7-Segment 제어기 설계

  1.VHDL 코드library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use

  리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

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  BCD to EXCESS-3 변환코드(VHDL)

  전자전기컴퓨터설계실험ⅢBCD to Excess-3 code Converter목 차 HYPERLINK \l "실험목적" 실험 목적 HYPERLINK \l "실험도구" 실험 도구 HYPERLINK ... VHDL 모델과, Data Flow모델을 각각 사용해서 원하는 결과값을 얻을 수 있도록 구현해본다.실험 도구personal computer, Xilinx ISE 9.2i program ... Behavioral VHDL Model2.

  리포트 | 18페이지 | 2,000원 | 등록일 2008.06.01

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  vhdl을 이용한 shifter 설계

  이후 mode에 따라 shift의 종류가 결정되고 direction값에 따라(이 실험에서 0값은 오른쪽shift, 1값은 왼쪽shift가 된다.) shift의 방향이 결정된다. ... 그 후 clock을 설정하는데 이 설계에서는 상승엣지 일 경우(clock이 0에서 1로 변하는 경우)에 동작하게끔 설정해야 한다. ... 어떤 일이 있더라도 reset -> clock -> enable -> mode -> direction의 순서대로 설계를 해야한다.

  리포트 | 7페이지 | 2,000원 | 등록일 2009.11.12

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  FLIP-FLOP의 동작원리를 VHDL로 확인한 예비

  전자전기컴퓨터설계실험2Postlab ReportMUX & DEMUXIntroductionFlip-Flop의 종류, 동작 특성 등을 알아 보고 VHDL code로 구성하여 실제로 구현해 ... Flip-Flop의 동작 특성을 이용하여 serial-to-parallel register를 VHDL로 구성해 보고 확인한다.Level trigger & edge trigger0과

  리포트 | 8페이지 | 1,500원 | 등록일 2010.04.25

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  디지털시스템설계_Baseline구조의이해&RegisterFile설계

  실험의 목적앞으로 설계하게 될 16비트 RISC 프로세서 설계에 앞서 간단한 레지스터 파일 블록을 설계하여 VHDL 을 이용해 검증하고, Test Bench를 만들어 simulation ... 디지털 시스템 설계실험 2Baseline 구조의 이해 & Register File 설계1. ... 이에대한 사항을 만족하는 블록을 VHDL로 설계한 코드는 다음과 같다.library ieee;use ieee.std_logic_1164.all;entity register_file

  리포트 | 7페이지 | 1,500원 | 등록일 2008.02.19

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  전자회로 플립플롭(flip - flop)

  전자전기컴퓨터설계실험2Postlab ReportF/F and S-P conversion제출일자학 과담 당 교 수담 당 조 교조원학 번이 름IntroductionFlip-Flop의 종류 ... , 동작 특성 등을 알아 보고 VHDL code로 구성하여 실제로 구현해 본다. ... Flip-Flop의 동작 특성을 이용하여 serial-to-parallel register를 VHDL로 구성해 보고 확인한다.Level trigger & edge trigger0과

  리포트 | 15페이지 | 1,500원 | 등록일 2010.04.25

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  4개의 입력과 1개의 출력을 가지는 회로를 여러 가지 방식으로 표현하고 이를 VHDL로 표현

  VHDL 코드 구성(3) Decoder를 이용한 회로의 VHDL 표현 ① Decoder 설계로만 코딩이 끝나는 것이 아니라, 코딩 이후 이전에 설계한 회로와 같은 논리값을 가지는 몇 ... VHDL 코드 구성(3) Decoder를 이용한 회로의 VHDL 표현 ② Decoder 설계로만 코딩이 끝나는 것이 아니라, 코딩 이후 이전에 설계한 회로와 같은 논리값을 가지는 몇 ... VHDL 코드 구성(2) Nand Gate만을 이용한 회로의 VHDL 표현 (1)번에서 설계한 방식과는 다르게 NAND Gate를 이용하여 설계하였다.-- A, B, C, D는 입력port

  리포트 | 34페이지 | 7,000원 | 등록일 2010.06.24

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  VHDL코드를 이용한 spartan-3 보드 구현(spartan 보드 사용법)

  즉, VHDL코드를 편집하고, 저장, 가져오기 등 HDL editor에 관한 것과 설계된 코드의 기능적인 관점을 시뮬레이션 하기위한 Synthesis와 실제 시간적인 관점 시뮬레이션 ... 능력을 기르는 것에 초점을 맞추고, Xilinx ISE 9.2i프로그램을 사용하여 VHDL을 이용한 디지털 회로 설계를 관리하는 project의 생성과 관리 그리고 시뮬레이션과 에뮬레이션을 ... 전자전기컴퓨터설계실험ⅢThe Usage of Xilinx ISE on Spartan-3목 차 HYPERLINK \l "실험목적" 실험 목적 HYPERLINK \l "실험도구" 실험

  리포트 | 7페이지 | 2,000원 | 등록일 2008.06.01

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  멀티플렉서(MUX)와 비교기(Comparator)설계

  토의이번 실험은 8x1 MUX를 2X1 MUX 7개를 이용하여 설계하는 것과 4-bit 입력쌍을 받아 두 개를 비교하는 비교기(Comparator)를 설계하는 것이었다. ... 먼저 8X1 MUX는 2X1 MUX VHDL파일을 만들어서 component, port map구문을 사용하여 8X1 MUX에 불러와서 설계하였다. component가 구조적으로 어떻게 ... 설계 배경 및 목표이번 7주차 실습은 멀티플렉서(Multiplexer)와 비교기(Comparator)를 설계하는 것이다.

  리포트 | 13페이지 | 1,500원 | 등록일 2010.06.24

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  논리회로설계실험 D-FF , 8bit Register 설계

  1)D-FF 설계 library IEEE;use IEEE.std_logic_1164.all;entity dff isport( d, clk : in std_logic;sim:/tb_dff

  리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

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  VHDL. 기본 논리게이트 설계하기

  이번 실험에서는 AND, OR, XOR 기본 논리게이트를 설계하고 Test Bench를 사용하여 올바른 simulation 결과를 얻고자 한다.2. ... Implementation1) VHDL가) 주어진 조건에 따라 2. 1) 다)까지 VHDL Module을 수행한다. ... 주로 RTL 설계에 사용되며, CPLD/FPGA를 설계할 때 추상도가 높은 레벨을 사용함으로써 어려운 논리식을 사용하지 않고 설계시간도 단축할 수 있다.

  리포트 | 7페이지 | 1,000원 | 등록일 2007.07.18

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  VHDL M bit 가산기와 비교기(post lab 입니다) vhdl code

  전자전기컴퓨터설계실험IIIPOSTLAB REPORT[M bit 가산기와 비교기]학 과담당교수조학 번이 름제 출 일목 차 HYPERLINK \l "실험소개" 1. ... 토론 및 분석 (Discussions and Analysis)이번 실험은 Adder와 Comparator를 설계하는 것이었다. ... 이해하고 설계하는 것이다.

  리포트 | 10페이지 | 2,000원 | 등록일 2008.09.28

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  VHDL The Usage of Xilinx ISE on Spartan-3(자일링스 초기 사용법 입니다.)

  우리는 VHDL을 이용한 디지털 회로 설계를 관리하는 project의 생성과 관리 그리고 시뮬레이션과 에뮬레이션을 통하여 실습의 전체적인 흐름을 파악하도록 한다. ... 즉 VHDL 코드를 편집하고, 저장, 가져오기 등 HDL editor에 관한 것과 설계된 코드의 기능적인(functional) 관점을 시뮬레이션하기 위한 Synthesis와 실제 시간적인 ... 전자전기컴퓨터설계실험IIIPRELAB REPORT[The Usage of Xilinx ISE on Spartan-3]학 과담당교수조학 번이 름제 출 일목 차 HYPERLINK \l

  리포트 | 19페이지 | 2,000원 | 등록일 2008.09.28

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  ASIC실험

  실험내용 title 6주차: Combinational Logic: odd parity checker(실험보고서)3. ... 설계방법 3-bit 데이터(S2, S1, S0)의 odd parity bit 발생기와 이를 수신한 패리티 검출기의 진리표parity checker의 부울식p ... VHDL 코딩 parity checkerlibraryieee;use ieee.std_logic_1164.all;entity Parity_checker isport(s : in std_logic_vector

  리포트 | 5페이지 | 8,000원 | 등록일 2008.09.03

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