"VHDL설계실험" 검색결과 201-220 / 347건

• 

  논리회로실험 - 제 9장 KIT의 출력방식 중 하나인 LCD display 결과보고서

  우리는 이번 실험에서 이미 만들어진 글자의 형태를 가지고 학번과 이니셜을 출력해보는 설계를 해 보도록 한다.2. ... IntroductionVHDL의 순차 논리 회로 설계에서 KIT의 출력방식 중 하나인 LCD display에 대해서 이론적으로 공부해보고 이를 KIT에 올려서 실습해보는 실험이다. ... 일단 webpack을 실행시키고 VHDL module을 생성한다. 구성한 코드를 입력한다.다음으로 VHDL 소스를 Synthesize와 Implementation를 해야한다.

  리포트 | 22페이지 | 1,000원 | 등록일 2014.08.15

  다운로드 장바구니
• 

  논리회로실험 - 제 2장 가산기 및 감산기 결과 보고서

  [그림 2] 1비트 전가산기2)(2)어떻게 이 회로를 구성할 것인가1) VHDL 코드를 구성하는 기본 설정(1)전반적인 내용-FA 4개를 이용한 4비트 가산기/감산기를 설계한다.-2 ... )x=0011, y=0010, ci=0 일 때 s=00015)x=1100, y=1001, ci=0 일 때 s=00116)x=0100, y=0111, ci=0 일 때 s=11012)실험값두 ... IntroductionProcess구문을 이해하고 동작적 표현(Behavioral Representation)과 자료 흐름적 표현(Dataflow Representation)의 차이에 대하여 숙지한다.VHDL이라는

  리포트 | 10페이지 | 1,000원 | 등록일 2014.08.15

  다운로드 장바구니
• 

  논리회로실험 2014 Calculator

  연산 결과를 LCD에 출력하는 계산기를 설계한다.2. Background이번 실험은 4bit의 16진수 입력을 받아 연산 결과를 LCD에 출력하는 계산기를 설계하는 것이었다. ... 이번 실험에서 사용될 pin table은 다음과 같다.[ 그림 4 ] pin table3. ... 입력의 범위는 0~F (16진수) 출력의 범위는 00~FF (16진수)이다.[ 그림 3 ] module의 관계VHDL 코드의 구조는 LCD_DISPLAY의 상위 모듈에 LCD_TEST

  리포트 | 22페이지 | 1,000원 | 등록일 2014.11.05

  다운로드 장바구니
• 

  3 8 디코더

  Behavioral modeling Library IEEE; use IEEE.std_logic_1164.all; entity de_38 is port( X : in std_logic_vector(2 downto 0); EN : in std_logic; D : out s..

  리포트 | 9페이지 | 1,500원 | 등록일 2012.10.30 | 수정일 2014.08.14

  다운로드 장바구니
• 

  정보응용실험 - Library, Package, Procedure, Function Report

  Procedure 문VHDL에는 자주 쓰이는 설계의 일부분을 기능적으로 분해하여 작성해 놓았다가 필요할 때 불러다 쓸 수 있는 간결성과 편리성을 제공해 주는 기능 중에 function ... ◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈과 목 명 : 정보응용실험Ⅱ 학 과 : 정보통신공학과담당 조교님 : 홍 성 협 학 번 : 000000000제 ... LibraryLibrary는 Design Unit(entity, architecture, configuration, package) 들이 저장되어 있는 장소를 말하며, 설계자가 설계에

  리포트 | 2페이지 | 1,500원 | 등록일 2013.06.08

  다운로드 장바구니
• 

  신의손) 합격 한글 이력서

  VHDL 설계 실습? 집접회로 공부2013.07 ~ 2013.08 한국 기계연구원 나노역학 연구실(1달) ? 나노 임프린트 리소그래피 공정 실험 실습? ... 이용한 증폭회로 설계2012 전자회로 실험2- A/D Convert 보드, Traffic 보드와 FPGA를 이용한 디지털 하드웨어 설계2012 디지털 시스템 설계- 하드웨어 가속기를 ... 설계 실습 및 과제 수행▶ 성과- 직접회로 관련 지식 및 업무 숙지- VHDL Coding 능력 향상경력 사항-22013.07 ~ 2013.08 (1달) 한국기계연구원 나노역학 연구실

  이력서 | 17페이지 | 무료 | 등록일 2014.08.20 | 수정일 2016.01.10

  다운로드 장바구니
• 

  2015하반기 LIG넥스원 R&D 합격 자소서

  현대제어를 수강한 후에 저는 제어 분야에 많은 흥미가 생겨 현대제어의 후수 과목인 자동제어 실험을 수강하고 있으며, 이 실험에서의 최종적인 목표는 현대제어 시간에 설계로 끝났던 double ... 초기에는 처음 보는 기계였기 때문에 익숙해지는데 많은 시간이 걸렸지만 중간고사 이후에는 거의 자유자재로 사용할 수 있는 수준까지 되었습니다.이외에도 학부 생활을 하면서 VHDL기반의 ... 이 과목에서 배운 지식을 바탕으로 MATLAB을 활용하여 직접 double pendulum을 제어하는 설계를 해보았으며, 설계를 하면서 매우 즐거웠고 또 과제를 해결하면서 MATLAB

  자기소개서 | 3페이지 | 3,000원 | 등록일 2016.07.08

  다운로드 장바구니
• 

  비동기카운터 클럭

  CNT_4 Library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity cnt_4 is port( clk : in std_logic; rst : in std_logic; cnt_ou..

  리포트 | 6페이지 | 1,500원 | 등록일 2012.10.30 | 수정일 2014.08.14

  다운로드 장바구니
• 

  순차회로 설계 결과보고서

  과 목 : 논리회로설계실험과 제 명 : 순차회로 설계담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 5. 8논리회로설계 실험 결과보고서 ... 순차회로 설계1. 실험 목표- 순차회로의 기본요소인 Latch와 Flip-Flop에 대하여 알아보고, 이를 응용한 레지스터의 작동 방식에 대해서도 이해를 한다.2. ... 실험 결과- 실험 1.

  리포트 | 9페이지 | 1,000원 | 등록일 2014.07.25

  다운로드 장바구니
• 

  동기카운터 클럭

  CNT0 -- 비동기 카운터의 4비트 카운터에서 clk_out값만 빼고 설계 Library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all

  리포트 | 9페이지 | 1,500원 | 등록일 2012.10.30 | 수정일 2014.08.14

  다운로드 장바구니
• 

  SK그룹 SK 하이닉스 설계직무 2017년 상반기 공채 최종합격 자소서(자기소개서)

  특히, VHDL을 이용하여 7 segment 동작을 위한 다양한 실습을 진행 했던 논리회로설계 과목의 프로젝트는 가장 흥미 있고 열정을 다 할 수 있는 프로젝트였습니다. ... 잘 모르는 아두이노를 공부하면서도 먼저 열심히 하는 제 모습을 보며 기특했는지, 팀원들도 하나라도 더 가르쳐 주고 같이 공부하고 실험 하기 위해 노력하는 모습으로 바뀌기 시작했습니다.그 ... be team with you”라는 말을 들어서 느낀 뿌듯한 감정은 아직도 잊을 수 없습니다.한국에 돌아온 지금도 전자전기프로그래밍 과목과 디지털 시스템 과목을 수강하면서 C와 VHDL의

  자기소개서 | 5페이지 | 3,000원 | 등록일 2017.06.09

  다운로드 장바구니
• 

  실험2 제06주 Lab04 Post Comparator

  Conclusion이번 실험은 그 동안 배운 VHDL의 사용법을 숙달시키고 2가지 Modeling 방법으로 코딩하는 법을 숙달시키는 실험이었다. ... 전자전기컴퓨터설계실험Ⅱ분반 : 문용삼 교수님주차 : 6주차과목 : 전자전기컴퓨터설계실험Ⅱ학과 : 전자전기컴퓨터공학부학번 : 2009440132이름 : 전상기-목차-1. ... Full adder의 응용으로 Subtracter를 설계하는 첫 번째 실험은 비슷한 Logic Circuit이라도 약간의 변형과 Inverter를 이용하여 전혀 상반되는 역할을 하는

  리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

  다운로드 장바구니
• 

  [논리회로실험] 실험11. 디지털 클락

  VHDL을 이용하여 간단한 디지털 시계를 설계한다. ... 과 목 : 논리회로설계실험과 제 명 : 디지털 시계 설계담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.06.11.Introduction이번 실험에서는 ... 이번 실험을 통해서 분주회로에 대해 복습하고, 간단한 순차회로 설계에 대해 학습할 수 있다. 그리고 7-segment를 통해 원하는 값을 출력하는 법을 배울 수 있다.

  리포트 | 19페이지 | 2,000원 | 등록일 2014.03.22

  다운로드 장바구니
• 

  VHDL을 이용한 가산기설계 2

  VHDL을 이용한 가산기설계 2 B반 5조 2009312075 차승현 2013. 04. 10 Introduction 5주차 실습이었던 가산기 설계 실습은 저번 주 실험과 주제는 일치하였다 ... GP Full Adder GP Full Adder은 저번 실습 때 설계한 Full Adder와 비슷한 형태이다. ... 그렇기 때문에 저번 실습시간에 설계했던 Ripple Carry Adder와 달리 CLA는 연산에 이용될 input의 bit가 커지더라도 연산에 필요한 시간에는 큰 차이가 없다는 것이

  리포트 | 19페이지 | 2,000원 | 등록일 2014.06.10 | 수정일 2022.11.07

  다운로드 장바구니
• 

  [논리회로실험] 실험10. LCD

  과 목 : 논리회로설계실험과 제 명 : LCD담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.06.04.Introduction이번 실험에서는 VHDL을 ... 이번 실험을 통해 LCD Display 과정을 공부할 수 있다.Design① Describe what your circuit does이번에 설계할 회로를 통해 LCD창에 원하는 문자열을 ... 이중 실습 때 설계한 부분은 '각 signal에 따른 출력'이다.

  리포트 | 14페이지 | 2,000원 | 등록일 2014.03.22

  다운로드 장바구니
• 

  스텝모터 제어기

  MOT2_ROT library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity mot2_rot is port( CLK_4M, RS..

  리포트 | 6페이지 | 1,500원 | 등록일 2012.10.30 | 수정일 2014.08.14

  다운로드 장바구니
• 

  bcd to excess-3 코드의 spartan-3 보드 구현결과(VHDL)

  파일내용 상세보기 전자전기컴퓨터설계실험ⅢBCD to Excess-3 code Converter목 차실험 목적 실험 도구 Post Lab (실험 결과 및 분석, 논평)실험 목적이번 실험은 ... Xilinx 프로그램을 활용하여 BCD코드를 Excess-3 코드로 변환시키는 변환기를 구현하는 것인데, Behavioral VHDL 모델과, Data Flow모델을 각각 사용해서 ... Prelab에서 구현한 결과와 실제 실험에서 구현한 결과가 일치한다.실제 코드를 보면 bcd 코드에 3을 더한 값이 excess3로 출력됨을 볼 수 있다.

  리포트 | 19페이지 | 3,000원 | 등록일 2008.06.01

  다운로드 장바구니
• 

  논리회로설계실험 ALUkit (결과보고서)

  Conclusion이번 실험은 이전에 설계하였던 ALU회로를 사용하여 키트에 직접 적용시키는 회로였다. ... -Describe how you solved먼저 ALU의 경우는 이전 실험에서 설계하였던 회로를 약간 변경하여 사용을 하였다. ... 이 때 wait에 시간이 이전 실험들보다 더 큰 이유는 1000배 분주를 해주었기 때문이다.

  리포트 | 20페이지 | 1,000원 | 등록일 2015.08.25

  다운로드 장바구니
• 

  경희대학교 논리회로 레포트

  예를 들어, 자동차 엔진의 동작을 모의 실험함으로써 최적의 설계를 하는 데 도움을 줄 수 있다. ... ABEL, AHDL, Confluence, CUPL, HDCaml, JHDL, Lava, Lola, MyHDL, PALASM, RHDL, 베릴로그, VHDL등이 있다.5) CAD Tools ... 컴퓨터에 기억되어 있는 설계정보를 그래픽 디스플레이 장치로 추출하여 화면을 보면서 설계하는 것. 곡면이 혼합된 복잡한 형상의 입체도 비교적 간단히 설계할 수 있다.

  리포트 | 3페이지 | 2,000원 | 등록일 2016.04.17

  다운로드 장바구니
• 

  d 플립플랍 8비트레지스터

  D-flip flops D_FF Library IEEE; use IEEE.std_logic_1164.all; entity d_ff is port( D, CLK : in std_logic; Q, Qbar : out std_logic ); end d_ff; architec..

  리포트 | 5페이지 | 1,500원 | 등록일 2012.10.30 | 수정일 2014.08.14

  다운로드 장바구니