"VHDL설계실험" 검색결과 121-140 / 347건

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  시립대 전전설2 [2주차 예비] 레포트

  전자전기컴퓨터설계실험 ⅡPre-report2주차: HDL을 사용한 디지털회로 설계 툴 (Xilinx ISE) 사용법1. Introduction (실험에 대한 소개)가. ... 비트 단위 연산자를 이용하는 실험과 Gate Primitive를 사용하는 방법, Behavioral modeling을 이용한 설계방법을 실험을 통해서 실시한다. ... Purpose of this Lab이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설계하는 방법을 배운다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  논리회로설계실습-FSM-예비보고서

  논리회로설계 실험 예비보고서 #9실험 9. 순차회로 설계 - FSM실험 목표FSM의 두 종류인 밀리 머신과 무어 머신에 대하여 이해하고 VHDL에서의 사용법을 이해한다. ... 디바운싱 코드실험 내용실험 1. ... 이 후 무어 머신을 사용하여 커피 자판기 작동을 VHDL로 코드를 작성해 본 후 테스트 벤치 코드를 사용하여 소스코드가 정상적으로 작동하는지 확인해 본다.예비 이론FSM (Finite

  리포트 | 6페이지 | 1,000원 | 등록일 2018.01.10

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  논리회로설계실험 기본게이트설계 예비보고서

  논리회로설계 실험 예비보고서 #1실험 1. ... 기본게이트 설계실험 목표Xilinx 프로그램을 사용하여 2개의 입력(X, Y)을 가진 AND, OR 게이트를 동작적 모델링과 자료 흐름 모델링 방식으로 작성해 본다. ... 상위계층은 구조적 모델링, 하위계층은 동작적 모델링 방식을 주로 사용한다.실험 내용실험1. 2개의 입력을 가진 AND, OR 게이트를 동작적 모델 FPGA(Field Programmable

  리포트 | 6페이지 | 1,000원 | 등록일 2018.01.10

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  09-논리회로설계실험-예비보고서

  ) VHDL 코딩3) 시뮬레이션- 실험 2.(1) 4비트 존슨 카운터 설계1) 상태표CP출력CP출력10000511112000161110300117110040111810002) VHDL ... 실험 목표순차회로의 일종인 동기식 카운터와 비동기식 카운터에 대해 이해하고 두 가지 종류의 카운터와 동기식 카운터의 일종인 존슨 카운터와 링 카운터를 VHDL을 이용해 설계할 수 있다 ... 코딩3) 시뮬레이션(2) 4비트 링 카운터 설계1) 상태표CP출력100012001030100410002) VHDL 코딩3) 시뮬레이션- 실험 3.(1) 주기가 10ns인 클럭을 1

  리포트 | 8페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  디지털공학실험 07. 직렬덧셈기 결과

  우선 순차회로인 직렬가산기에 대해서 학습했고, 또 그를 토대로 VHDL로 설계해보았다. ... < 순차 회로 직렬 가산기 With Accumulator 결과보고서>실험serial adder는 2개의 시프트 레지스터가 Full Adder로 입력하여 더해진 출력값을 다시 1개의 ... 수업자료의 직렬가산기의 Operation과 그를 통한 상태표와 상태그래프를 통해서 VHDL 모듈 코드를 작성했다.

  리포트 | 3페이지 | 1,000원 | 등록일 2017.06.29

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  논리회로설계실험_라인트레이서_프로젝트_결과보고서

  논리회로설계 실험 설계프로젝트라인트레이서1. 실험 목표VHDL을 이용한 여러가지 VHDL표현 방식에 대해서 이해하였으며 그에 따른 여러 조합회로와 순차회로 설계를 수행하였다. ... 그러나 이번 실험에서는 bit 파일이 아닌 mcs 파일을 PROM 설계하여 수행한다는 점에서 하드웨어 작동 방식이 차이가 있다. ... 이번 실험에서는 스텝모터 작동원리(1상, 2상, 1,2상 여자방식 설계)와 라인트레이서의 작동에 대하여 이해하고 적외선 센서의 작동 원리에 대하여 이해한다.

  리포트 | 9페이지 | 6,000원 | 등록일 2018.01.10

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  VHDL을 이용한 디지털시계설계

  실험 결과 및 분석6. 실험방법(트레이닝 키트)7. 결론 및 느낀점1. ... 전체적인 디지털시계설계 소개- VHDL 구문을 이용하여 디지털시계를 설계하는 것이며 7-Segment의 동작원리에 대해서 이해하고, VHDL을 이용한 7-Segment 제어 방법을 ... 오전/오후 표시 회로 설계2-5. 시간 설정 회로2-6. 7-Segment2-7. 애노드 공통형 & 캐소드 공통형3. VHDL을 이용한 디지털시계4. VHDL Code5.

  리포트 | 31페이지 | 1,000원 | 등록일 2011.12.30

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  디지털회로 결과 보고서[부울대수(Karnaugh Map]

  Graphic editor에서의 모습으로 회로를 구성하는 데에서 한계를 느껴 VHDL 텍스트 코딩을 확인하며 실제 회로를 구 성하였다. ... C=0A=0, B=0, C=1A=0, B=1, C=1A=1, B=1, C=0결과분석 : 간략화 하기 전과 한 후의 출력 값이 같으므로 간략화 하여 사용하여 소자사용 을 줄이고 회로설계 ... sum _{} ^{} d(1,5)의 출력을 간략화하고 don't care term을 포함한 경우를 출력하시오A BC0001111000X1011X11F=A+CMAX PLUS2의 회로설계실제

  리포트 | 5페이지 | 1,000원 | 등록일 2018.06.12 | 수정일 2018.11.29

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  결과보고서 #10 - 순차회로 설계 (FSM)

  실험 목표순차회로의 일종인 FSM의 일종인 밀리머신과 무어머신의 개념을 이해하고 이를 이용해 실생활에서 쓰이는 자판기를 VHDL 코드를 이용하여 설계해볼 수 있다.2. ... 4조학 번 : 2011311307, 2011314184이 름 : 김영관, 김윤섭제 출 일 : 2015. 5. 13논리회로설계 실험 결과보고서 #10실험 10.순차회로 설계 (FSM) ... 아래 상태도와 같은 자판기 알고리즘을 VHDL을 이용해 설계한다.(1) 소스코드library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity A4_KYK_KYS

  리포트 | 6페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  [7주차] FSM

  과 목 : 논리회로설계실험과 제 명 : FSM 설계담당교수 : 정일섭 교수님학 과 : 전자전기공학과학 년 : 3학년이 름 :제 출 일 :논리회로설계실험 - 4차 실습 과제7조 ( 유광위 ... 프로그래밍 시에도 위에 따라서 설계를 할 수 있다. ... 단점으로는 프로그래밍이 각각의 input마다 각자의 output값을 지정해 주어야하기 때문에 VHDL 프로그래밍 상에서는 다소 비효율적이다.

  리포트 | 9페이지 | 2,000원 | 등록일 2012.06.30

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  HBE-ComboⅡ-SE 보드, Xilinx 스파르탄3 FPGA 칩, ISE 디지털 디자인 툴

  Reference (참고문헌)Introduction (실험에 대한 소개)Purpose of this Lab : Xilinx ISE를 이용하여 Schematic 설계를 한다. ... 디바이스 제어용 소프트웨어설계, 컴파일, 시뮬레이션, 프로그램 지원설계 파일을 프로젝트화해서 관리Schematic & HDL 설계 지원Design EntryMultiple design ... Materials & Methods (실험 장비 및 재료와 실험 방법)가. 실험을 통해 구하고자 하는 데이터와 이를 획득하기 위한 실험 순서나.

  리포트 | 13페이지 | 1,000원 | 등록일 2016.04.06

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  결과보고서 #1 - 기본 게이트 설계

  기본 게이트 설계1. 실험 목표VHDL의 기본개념과 프로그래머블 로직의 형태를 이해하고 이를 통해 기본 게이트를 설계할 수 있다.2. 실험 결과실험 1. ... 예전에 논리회로 시간에 배웠던 카노맵이 얼마나 다양하게 쓰일 수 있는지 알게 되었고 어떠한 진리표가 나오건 VHDL을 이용해 하드웨어를 설계할 수 있다는 자신감을 갖을 수 있었다.( ... 4조학 번 : 2011311307, 2011이 름 : 김영관, 김윤섭제 출 일 : 2015. 3. 18논리회로설계 실험 결과보고서 #1실험 1.

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  [논실]예비11, 200820126, 안효중, 정주익, 4조

  무엇인지 알아보고, 지금까지 했던 논리회로 실험을 FPGA를 이용해 구현하여 실제 동작을 확인하여 본다.[2] 주요 이론① VHDL을 이용한 FPGA 설계FPGA는 논리회로를 반도체에 ... 이를 통해 지금까지 했던 논리회로 실험을 좀 더 고급화된 회로설계 기법으로 구성해 볼 수 있다.② 회로 구성? ... 이번 실험에서는 VHDL과 Logic symbol을 이용하여 원하는 프로그램을 작성해서 FPGA 보드를 통해 브레드보드와의 연결로 회로를 구성한다.

  리포트 | 3페이지 | 1,000원 | 등록일 2012.02.29

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  [대충] 예비 VHDL을 이용한 순차회로 구현

  실험 목적기본적인 소자인 래치와 플립플롭의 VHDL 구현에 대하여 이해하고, 래치와 플립플롭을 이용한 카운터를 VHDL로 설계한다.2. 실험 이론가. ... 디지털공학실험(예비보고서)실험 : VHDL을 이용한 순차회로구현1. ... 입, 출력 단자들의 성질을 이용 상태도에 맞게 VHDL로 프로그래밍하면 카운터 설계가 끝이 난다.3.

  리포트 | 4페이지 | 1,000원 | 등록일 2015.01.17

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  서울시립대학교 전자전기컴퓨터설계실험2 제10주 Lab09 Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ10주차. ... Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... – Verilog HDL 실습 Lab#09 Application Design Ⅱ Text-LCD Control, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대학교 전자전기컴퓨터설계실험2 제11주 Lab10 Post

  Post-lab Report전자전기컴퓨터설계실험Ⅱ11주차. ... Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... Watch가 정상 동작함을 확인하였고, Count up과, Calibration Clock 또한 정상 동작함을 확인하였다.ReferenceDatasheet - HBE-Combo II-SE VHDL과

  리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04

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  결과보고서 #12 - RoV Lab3000 실습

  실험 목표- Rov Lab3000을 이용해 스텝모터와 적외선 센서의 사용방법을 익히고 직접 VHDL 코드를 FPGA에 이식하여 구동을 시켜본다.2. 실험 결과- 실험 1. ... : A반 4조학 번 : 2011311307, 2011314184이 름 : 김영관, 김윤섭제 출 일 : 2015. 5. 27논리회로설계 실험 결과보고서 #12실험 12. ... 과 목 : 논리회로설계실험과 제 명 : #12 RoV_Lab3000 실습(결과)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조

  리포트 | 7페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  Lab#02 [HBE-ComboⅡ-SE] board [Xilinx Spartan3] FPGA chip [ISE] digital design tool

  /Verilog)Simulator : iSim(VHDL/Verilog)Preterred Language : VerilogAND Gate 로직 설계File-New-Schematic 추가Symbol ... 결과값의 상세한 내용은 위의 실험결과를 참조하도록 한다. 실험2 Full Adder는 Half Adder 2개를 연결하여 3bit의 연산을 가능하도록 설계하였다. ... Chip SelectFamilly : Spartan3Device : XC3s200Package : PQ208Speed : -4Tool SelectSynthesis tool : XST(VHDL

  리포트 | 18페이지 | 1,500원 | 등록일 2016.09.11

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  Lab#03 Verilog HDL

  /Verilog)(2) Simulator : iSim(VHDL/Verilog)(3) Preterrte 로직 설계1) Verilog를 이용한 2-bit NAND Gate 작성2) 핀 ... (2) 최적화, 상위수준 설계를 통한 설계의 질 향상(3) 특정 설계기술이나 공정과 무관한 설계(4) 낮은설계비용 및 효율적인 설계 관리나) Verilog HDL 어휘 규칙(1) Identifier대소문자를 ... Spartan3(2) Device : XC3S200(3) Package : PQ208(4) Speed : -4다) Tool Select(1) Synthesis tool : XST(VHDL

  리포트 | 20페이지 | 1,500원 | 등록일 2016.09.11

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  서울시립대 전자전기컴퓨터설계실험2 제06주 Lab05 Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ6주차. ... 방법[실험 1] 3 * 8 Decoder 설계Add SourceSource Code모듈을 지정해주고, 사용할 Input 및 Output을 지정한다. ... [실험 2] 1-bit 2 * 1 Mux설계Add SourceSource Code모듈을 지정해주고, 사용할 Input 및 Output을 지정한다.

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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