"VHDL설계실험" 검색결과 81-100 / 347건

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  (합격자소서)동서발전 발전 전기업무

  (최근 5년 이내 사례로 기술할 것)[다른 생각, 다른 결과]대학 4학년 때, 전자공학실험 수업으로 FPGA기반 VHDL을 이용한 라인트레이서 프로젝트를 수행하였습니다. ... 또한, 실험실을 아지트 삼아 현미경을 들여다보았습니다. ... 그 과정은 차세대 디스플레이 교육으로 TFT-LCD, AMOLED, FED 등 생소하게 느껴지는 디스플레이 이론과 Mask 패턴 설계와 같은 실습은 너무나 어렵게 다가왔습니다.그러나

  자기소개서 | 3페이지 | 3,000원 | 등록일 2020.12.31

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  Full adder VHDL 실습보고서(전가산기)

  실험에 주어진 10개의 값들이 10ns을 주기로 입력됩니다.3)Result wave그림 8. ... 1.목적(Purpose)이번실습에서는 4 bit Full adder(4비트 전가산기)와 Subtractor(감산기)를 직접 VHDL코딩을 통해 구현하는 실습이다. ... Source & Results1) VHDL Source1-1)Full adder그림4. Full adder 코드Full_adder 모듈입니다.

  리포트 | 11페이지 | 2,000원 | 등록일 2020.12.20 | 수정일 2020.12.27

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  (합격자소서)한일시멘트-전기

  [다른 생각, 다른 결과]대학 4학년 때, 전자공학실험 수업으로 FPGA기반 VHDL을 이용한 라인트레이서 프로젝트를 수행하였습니다. ... 그러나 생소한 디스플레이 이론과 Mask 패턴 설계 같은 실습과정은 너무나 어렵게 다가왔습니다.

  자기소개서 | 3페이지 | 3,000원 | 등록일 2020.12.31

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  (합격자소서)서울교통공사 전자

  대학 4학년 때, 전자공학실험 수업으로 FPGA기반 VHDL을 이용한 라인트레이서 프로젝트를 수행하였습니다. ... 그러나 생소한 디스플레이 이론과 Mask 패턴 설계 같은 실습과정은 너무나 어렵게 다가왔습니다.

  자기소개서 | 2페이지 | 3,000원 | 등록일 2020.12.31

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  SK하이닉스 합격 자기소개서

  특히 Verilog와 VHDL 같은 하드웨어 기술 언어에 대한 실습을 통해 실제 설계 작업을 진행해 볼 수 있었고, 이를 통해 이론과 실제를 결합하는 경험을 했습니다. ... 당시 전자공학과에 재학 중이었고, 학과 동아리 활동을 통해 다양한 전자 기기를 제작하고 실험하는 프로젝트에 참여하였습니다. ... 또한, 개인적으로는 반도체 설계와 관련된 온라인 강의를 수강하며 최신 설계 도구를 익혔습니다.

  자기소개서 | 4페이지 | 3,000원 | 등록일 2024.08.05

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  (합격자소서)애경산업 공무분야

  수업으로 FPGA기반 VHDL을 이용한 라인트레이서 주행 프로젝트를 수행하였습니다. ... 또한, 실험실을 아지트 삼아 현미경을 들여다보았습니다. ... 그 과정은 차세대 디스플레이 교육으로 TFT-LCD, AMOLED, FED 등 생소하게 느껴지는 디스플레이 이론과 Mask 패턴 설계와 같은 실습은 너무나 어렵게 다가왔습니다.그러나

  자기소개서 | 4페이지 | 3,000원 | 등록일 2020.12.31

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  삼성전자 공정기술 합격 자기소개서 (3)

  Lab-scale의 실험 결과와는 많은 차이가 있어 열처리 방법 변경 등을 통해 물성의 신뢰성 확보를 위해 노력했었습니다. ... CAD를 이용하여 mask 도면을 설계하거나 TechWiz Tool과 PSPICE를 이용한 소자 설계 시뮬레이션을 해보았습니다. ... VHDL system을 경험해볼 수 있었으며 좀 더 중요하게 다가오는 사람과 소통을 할 수 있었습니다. 4인 가정에서 홈스테이를 했는데 중국인 학생도 있었습니다.

  자기소개서 | 5페이지 | 3,000원 | 등록일 2023.02.06

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  [인하대 전자기초디지털논리설계]VHDL을 이용한 4bit Full Adder 설계

  전자기초디지털논리설계 10장 과제1. 실습 제목ModelSim을 이용한 VHDL 실습 과제2. ... XOR연산을 사용을 금지했으므로EXOR = XY +X’Y’와 같이 XOR 연산을 signal로 정의하여 연산을 수행했다.3) 4bit Full Adder의 VHDL 소스 코드(주석문 ... 1bit fulladder 설계 시 XOR 연산 사용 금지4.

  리포트 | 4페이지 | 1,500원 | 등록일 2022.03.14

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  논리회로설계실험_반가산기/전가산기 결과레포트

  논리회로설계 실험 결과보고서 #2실험 2. 조합회로 설계1. 실험 목표반가산기와 전가산기에 대해서 이해하고, 반가산기와 전가산기를 세 가지 모델링 방법으로 설계한다. ... 실험 결과- 실험 1. ... 덧셈이 성공적으로 이루어지는 것을 확인할 수 있었다.- 실험 3. 8비트 병렬 가산기를 설계하시오.1) Schematic Design전가산기를 모듈화 하여 만든 4bit adder실습자료의

  리포트 | 12페이지 | 2,500원 | 등록일 2021.10.09

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  논리회로설계실험 FlipFlop Register 예비보고서

  논리회로설계 실험 예비보고서 #7실험 6. 조합 회로 설계- Flip-flop, Register실험 목표Latch와 Flip-flop 그리고 레지스터에 대하여 알아 본다. ... 논리기호회로도VHDL 코드소스코드테스트 벤치 코드Waveform실험 2. ... 여기서 공동의 CLK열에 연결된 Flip-flop의 수는 시프트 레지스터의 길이를 결정한다.실험 내용실험 1.

  리포트 | 6페이지 | 1,000원 | 등록일 2018.01.10

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  논리회로설계실험 스톱워치 설계과제2 결과보고서

  논리회로설계 실험 설계과제 보고서 #2Stopwatch실험 배경 및 목표VHDL을 이용한 여러가지 VHDL표현 방식에 대해서 이해하였으며 그에 따른 여러 조합회로와 순차회로 설계를 ... 따라서 stopwatch 구현 실험에서 스위치, reset 버튼을 사용하여 동작을 제어 할 수 있는 분, 초,초의 시간을 표현하는 stopwatch VHDL 코드를 작성해 보고 RoV-Lab3000을 ... 또한 VHDL로 작성된 코드를 RoV-Lab3000을 사용하여 직접 하드웨어로 구현해 보며 사용법에 대하여 완벽히 숙지하였다.

  리포트 | 9페이지 | 8,000원 | 등록일 2018.01.10

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  [대충] 예비 VHDL 설명 및 문법

  디지털공학실험(예비보고서)실험 : VHDL 설명 및 문법1. 실험 목적VHDL의 특징과 설계 기법에 대하여 학습하고, 설계를 위한 기본적인 문법을 학습한다.2. 실험 이론가. ... VHDL의 특징①장점 : 표준화된 라이브러리, 특정 기술 및 공정에 무관한 설계방법, 폭 넓은 이용 범위,Top-Down 방식의 설계, 재사용이 가능, 설계 기간 단축②단점 : VHDL ... VHDL의 설계기법①동작적 모델링 기법-시스템이 내부적으로 어떠한 구조를 가지고 있는지에 상관없이 설계자가 원하는 것을 기 능적 또는 수학적인 알고리즘을 사용하여 시스템의 기능을 기술한

  리포트 | 3페이지 | 1,000원 | 등록일 2015.01.17

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  디시설 - 수 정렬회로 설계

  결과 보고서( 수 정렬회로 설계 )제목수 정렬회로 설계실습 목적정렬회로는 두 수를 입력받아 크기를 비교한 후 큰 수를 max 7-세그먼트 FND에, 작은 수를 min 7-세그먼트 FND에 ... 형식은 41~53행 구문이다.FPGA kit 실험 결과< 핀 할당 >< 여러 가지 입력에 대한 수의 정렬 >입력 c, 9입력 3, 3입력 f, d입력 d, 9- 컴파일, 핀할당을 ... 결과크기비교기VHDL코드- 코드해석 :package를 선언함으로써 사용자 함수나 사용자 데이터 타입을 선언할 수 있으며, VHDL에서는 subtype을 정의할 수 있다. subtype은

  리포트 | 7페이지 | 1,000원 | 등록일 2019.07.20

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  06 논리회로설계실험 결과보고서(순차회로)

  실험 목표JK 플립플롭을 VHDL을 이용해 설계해본다.레지스터에 대해 이해하고 VHDL을 이용해 시프트 레지스터를 설계해본다.2. 실험 결과실험 1. ... 논리회로설계 실험 결과보고서 #6실험 6. 순차회로 설계1. ... 출력 값이 바뀌기 전까지는 이 전 상태 값을 지니고 있기 때문에 설계한 8비트 병렬 레지스터가 정상작동 함을 확인 할 수 있다.실험 3. 8비트 시프트 레지스터 VHDL 코딩(1)

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  08 논리회로설계실험 예비보고서(카운터)

  논리회로설계 실험 예비보고서 #8실험 8. 카운터 설계1. 실험 목표카운터의 개념과 종류에 대해 학습하고, VHDL을 이용하여 각 카운터를 설계한다.2. ... 실험 내용- 실험 1-1. 8비트 비동기식 업카운터 설계(1) VHDL 코딩8비트 비동기식 업카운터(2) 시뮬레이션 결과- 실험 1-2. 8비트 동기식 다운카운트 설계(1) VHDL ... 코딩8비트 동기식 다운카운터(2) 시뮬레이션 결과- 실험 2-1. 8비트 존슨카운터 설계(1) VHDL 코딩8비트 존슨카운터 설계(2) 시뮬레이션 결과- 실험 2-2. 8비트 링카운터

  리포트 | 9페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  디시설 - 멀티플렉서, 디멀티플렉서 설계

  실험에서는 병행기술문인 When~else 문을 사용하여 멀티플렉서를 설계하였 다. ... 따라서 이번 실습에서는 멀티플렉서와 디멀티플렉서의 동작을 이해하고 VHDL 코드를 작성하여 설계한다.실습 내용실습 결과MUX1. 멀티플렉서(MUX: MUltiplexer)란? ... 결과 보고서( 멀티플렉서, 디멀티플렉서 설계 )제목MUX, DEMUX 설계실습 목적멀티플렉서는 여러 개의 입력을 하나의 출력으로 전송한다.

  리포트 | 7페이지 | 1,000원 | 등록일 2019.07.20

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  [기초전자회로실험1] "Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 (NAND2, NOR2, XOR2)" 예비보고서

  실험제목Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 (NAND2, NOR2, XOR2)2. ... VHDL(VHSIC Hardware Description Language 와 Verilog 등이 있으며 VHDL은 1987년에, Verilog는 1995년에 각각 IEEE 표준이 되었다.Verilog ... 1Preliminary report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 (NAND2, NOR2

  리포트 | 7페이지 | 1,500원 | 등록일 2019.03.18 | 수정일 2019.03.29

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  07 논리회로설계실험 결과보고서(RoV)

  실험 목표RoV-Lab7000이 목표에 맞게 동작하도록 VHDL을 이용하여 설계한다.led와 7 segment로 원하는 결과를 나타내게 한다. RoV-Lab70002. ... 논리회로설계 실험 결과보고서 #7실험 7. RoV Lab7000 사용법1. ... 내용1) 소스 코드2) 결과3) 결과 분석장치에 부착된 스위치를 통해 led를 점등시키기 위해 vhdl을 이용해 설계하였다. case 문을 이용하여 스위치를 뜻하는 입력 SW 값에

  리포트 | 8페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  03 논리회로설계실험 결과보고서(병렬가산기)

  설계하시오(2) VHDL 코딩1) 소스코드2) 테스트 벤치 코드3) Wave Form4) 결과 분석이번엔 VHDL을 이용하여 병렬 가산기를 설계하였다. ... 논리회로설계 실험 결과보고서 #3실험 1. 정류회로1. ... 실험 결과실험 1.

  리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  01 논리회로설계실험 결과보고서(And, or gate)

  실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.3. 실험 결과실험 1. ... 논리회로설계 실험 결과보고서 #1실험 1. 기본게이트 설계1. ... 고찰생소한 VHDL을 이용하여 AND, OR 게이트를 설계 해보고, 주어진 진리표에 맞는 논리회로를 설계하였다.

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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