"VHDL설계실험" 검색결과 101-120 / 347건

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  디시설 - 패리티 발생기, 검사기 설계

  결과 보고서( 패리티 발생기, 검사기 설계 )제목패리티 발생기, 검사기 설계실습 목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. ... 마지막으로 위에서 선언된 function은 process문 안에서 호출되는데, 28행과 같이 9비트의 출력에 원래 입력 데이터에 XOR 연산된 패리티 비트가 포함된다.FPGA kit 실험 ... 값을 결정할 수 있게 하며, 쉽게 수정할 수 있으므로 설계를 쉽게 변경할 수 있다. generic 문은 entity 내에 선언돼야 하며, 지정된 파라미터는 모든 설계에서 사용할 수

  리포트 | 6페이지 | 1,000원 | 등록일 2019.07.20

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  논리회로실험 설계 보고서

  1 논리회로실험설계과제·REPORT전자공학도의 윤리 강령 (IEEE Code of Ethics)`(출처: http://www.ieee.org)나는 전자공학도로서, 전자공학이 전 세계 ... -VHDL의 특성1. 설계는 계층적으로 분해될 수 있다.2. 각 설계 요소는 잘 정의된 인터페이스와 정확한 기능적 명세를 가진다.3. ... VHDL은 동기식뿐 아니라 비 동기식 순차 회로 구조도 처리한다.5. 한 설계에 대한 논리 연산 및 타이밍 동작은 시뮬레이션 될 수 있다.2.

  리포트 | 24페이지 | 4,000원 | 등록일 2013.11.25 | 수정일 2013.11.28

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  병렬 가산기 설계 예비보고서

  실험 목표 - VHDL 라이브러리의 기본적인 문법을 이해하고, 전가산기를 이용하여 병렬가산기를 설계한다.2. ... - 실험 2. 10비트 병렬 가산기를 설계하시오. ... (1) VHDL 코딩 1) 방법1library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all; entity

  리포트 | 5페이지 | 1,000원 | 등록일 2014.07.25

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  아주대 논리회로실험 설계 8by8 multiplier 결과보고서

  논리회로실험 결과보고서논리회로 실험 설계1. ... 실험 진행상황 요약 설명1) 1주차- 설계 주제 소개- 평가 방법 소개여러 알고리즘을 조사하여 각각의 알고리즘을 분석하여 곱셈기를 설계하고 구현하는 것을 최우선으로 평가한다.부스 알고리즘을 ... 설계 목적- 8비트 2진수 입력 2개를 받아들여 곱셈을 하고 16비트 2진수의 결과값을 만들어 내는 곱셈기 구현 (8bit 입력의 Multiplier HDL(VHDL) 구현 및 FPGA

  리포트 | 18페이지 | 1,000원 | 등록일 2013.11.29

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  02 논리회로설계실험 결과보고서(전,반가산기)

  실험 목표VHDL을 이용하여 반가산기와 전가산기를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.또한 반가산기 설계 시, Schematic Design을 ... 논리회로설계 실험 결과보고서 #2실험 2. 반가산기와 전가산기 설계1. ... 고찰VHDL을 이용하여 반가산기와 전가산기를 설계하는 실습을 진행하였다. 이 전까지는 논리회로를 설계하는 방법은 자료구조 모델링과 동작적 모델링 2가지만 존재하는 줄 알았다.

  리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  06 논리회로설계실험 예비보고서(순차회로)

  논리회로설계 실험 예비보고서 #6실험 6. 순차회로 설계1. 실험 목표래치와 플립플롭에 대해 이해한다. ... 각 각 어떤 종류의 래치와 플립플롭이 있는지 알아본다.JK 플립플롭을 VHDL을 이용해 설계해본다.레지스터에 대해 이해하고 VHDL을 이용해 시프트 레지스터를 설계해본다.2. ... 실험 내용- 실험 1.

  리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  03 논리회로설계실험 예비보고서

  논리회로설계 실험 예비보고서 #3실험 3. 병렬가산기 설계1. ... 실험 목표Signal 과 Variable, Constant의 차이를 이해하고 이진화 십진법과 그 덧셈에 대해 알아본다.병렬가산기에 대해 이해하고, 직접 8비트 병렬가산기를 그려본다.VHDL을 ... 이용하여 병렬가산기를 설계해본다.2.

  리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  08 논리회로설계실험 결과보고서(카운터)

  실험 목표VHDL을 이용하여 카운터를 설계한다.설계한 카운터를 이용하여 RoV-Lab3000의 led와 7segment가 정해진 동작을 수행하도록 한다.2. ... 논리회로설계 실험 결과보고서 #8실험 8. 카운터 설계1. ... 실험 결과실험 1. 8비트 비동기식 업카운터 설계(1) 설계 내용1) 소스 코드2) 핀할당3) 7segment 표시결과4) 결과 분석이번 실험을 하기 전 작성했던 예비보고서에서 설계했던

  리포트 | 5페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  [논리회로실험] 실험1. 기본 게이트 설계

  과 목 : 논리회로설계실험과 제 명 : 실험1. ... 배운 논리 게이트들의 VHDL 코드를 직접 짜보고 실제로 잘 구현되는지 확인한다.Design① Describe what your circuit does이번 사용할 회로는 단순한 논리 ... 기본 게이트 설계담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.03.24IntroductionModelSim 프로그램을 통해 '논리회로' 시간에

  리포트 | 8페이지 | 1,500원 | 등록일 2014.03.22

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  병렬 가산기 설계 결과보고서

  실험 목표 - VHDL 라이브러리의 기본적인 문법을 이해하고, 전가산기를 이용하여 병렬가산기를 설계한다.

  리포트 | 7페이지 | 1,000원 | 등록일 2014.07.25

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  02 논리회로설계실험 예비보고서

  실험 목표VHDL을 이용하여 반가산기와 전가산기를 동작적 모델링과 자료 흐름 모델링으로 설계한다.그리고, 각 가산기의 논리회로를 그려본다.2. ... 논리회로설계 실험 예비보고서 #2실험 2. 반가산기와 전가산기 설계1. ... 실험 내용- 실험 1. 반가산기(1) 진리표를 작성하고 논리식으로 정리하시오.1) 진리표 , 논리식입 력출 력AB합(S)자리올림(C)*************101표1.

  리포트 | 6페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  05 논리회로설계실험 결과보고서(조합회로)

  실험 목표비교기, MUX, DEMUX, ALU에 대해서 알아본다.VHDL 문법 중 function과 procedure를 이용하여 ALU를 설계해본다.2. ... 논리회로설계 실험 결과보고서 #5실험 5. 조합회로 설계1. ... 실험 결과실험 1. 8가지 기능을 가진 ALU 설계- 기능표S2S1S0논리식기능000Y = AA의 전송001Y = A + B가산010Y = A - B감산011Y = A + 1A의 증가100Y

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  01 논리회로설계실험 예비보고서(And,or gate)

  실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.2. ... 논리회로설계 실험 예비보고서 #1실험 1. 기본게이트 설계1. ... 실험 내용- 실험 1. 2개의 입력을 가진 AND, OR을 동작적 모델링과 자료 흐름 모델링으로 작성하시오.(1) AND GATE1) 진리표입력 X입력 Y출력 F***********

  리포트 | 8페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  04 논리회로설계실험 예비보고서(인코더,디코더)

  실험 목표VHDL 코드를 이용해 Decoder, Encoder 비교기를 설계하는 방법을 익힌다.두 비교기는 Behavioral 표현 방식과 Data Flow 표현 방식으로 설계 한다 ... 논리회로설계 실험 예비보고서 #4실험 4. 디코더 엔코더 설계1. ... 실험 내용- 실험 1. 3X8 디코더를 설계하시오(1) 진리표입력출력A2A1A0D7D6D5D4D3D2D1D00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000

  리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  09 논리회로설계실험 예비보고서(fsm)

  논리회로설계 실험 예비보고서 #9실험 9. FSM1. ... --1S5S3---1(6) VHDL 코딩자판기 설계library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity vending isport ( Reset : ... 실험 내용- 실험 1.

  리포트 | 6페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  순차회로 설계 - FSM 결과보고서

  과 목 : 논리회로설계실험과 제 명 : 순차회로 설계 - FSM담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 5. 29논리회로설계 ... 실험 결과보고서 #9실험 9. ... 실험 결과- 실험 1.

  리포트 | 7페이지 | 1,000원 | 등록일 2014.07.25

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  05 논리회로설계실험 예비보고서(조합회로)

  실험 목표비교기, MUX, DEMUX, ALU에 대해서 알아본다.VHDL 문법 중 function과 procedure에 대해 알아보고 이를 이용하여 ALU를 설계해본다.2. ... 논리회로설계 실험 예비보고서 #5실험 5. 조합회로 설계1. ... 실험 내용- 실험 1. 8가지 기능을 가진 ALU 설계(1) 기능표S2S1S0논리식기능000Y = AA의 전송001Y = A + B가산010Y = A - B감산011Y = A + 1A의

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  디시설 - 4비트 가산감산기 , BCD 가산기

  결과 및 고찰이번 실험은 BCD 가산기를 설계하고 원리를 알아보는 실험 이었다. ... 입력의 범위를 제한하고 합을 구하는 것은 앞의 4비트 가산기 설계와 비슷했으며, 합이 9이하인 경우는 10의 자리 수에 0을 할당하고 그대로 출력하면 되었다. ... 이 실습에서는 BCD로 입력되는 두 수를 더한 2진 결과를 다시 BCD로 출력하기 위해 BCD로 변환하는 과정을 실습한다.실습 내용실습 결과4비트 가산기VHDL코드- 코드 주요 내용

  리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

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  디시설 - ‘1’ 개수 카운터 Leading one 카운터 설계

  결과 및 고찰이번 실험에서는 ‘1’개수 카운터와 Leading one 카운터를 설계해보았다.이전 4bit 가산기나 bcd 가산기 보다는 코드를 작성하기 더 쉬웠고 원리를 이해하는데 ... 결과 보고서( ‘1’ 개수 카운터 / Leading one 카운터 설계 )제목‘1’ 개수 카운터 / Leading one 카운터 설계실습 목적이 실습에서는 입력되는 이진 벡터에서 앞에 ... 큰 무리가 없었던 실험이었다.

  리포트 | 6페이지 | 1,000원 | 등록일 2019.07.20

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  VHDL Stop Watch를 이용한 스톱워치 설계

  VHDL Stop Watch 설계 목차1............. 실험 내용 및 목적2............. 소스작성 및 분석3............. ... 설계 VHDL Simulation값4............. Segment 동작사진5............. ... 비고 및 소감< 설계 내용 및 목적 >- 1 MSEC의 단위로 0~9999 Msec까지 범위의 작동하는 스톱워치를 설계하고 실제로 확인하라.< 소스작성 및 분석 >- 도입부는 시작(

  리포트 | 7페이지 | 1,500원 | 등록일 2012.11.17

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