"VHDL설계실험" 검색결과 301-320 / 346건

• 

  VHDL을 이용한 비만도 체크 체중계

  VHDL- 전체적인 회로도 분석, 설계 역할 분담조원 모두 참여090520~090525VHDL 언어의 사용 방법 습득- VHDL을 이용한 회로 설계 방법에 관한 필요한 사항을 개인별로 ... 조사후 종합 / 사용법 공유프로젝트 설계 시 참고할 수 있는 자료 수집개인별 조사후조별 회의(조원모두 참석)090523 ~090607설계설계 배선도에 따라 구현되는지 실험 및 검토제작 ... X0329290)김XX(X0428808)김XX(X0429081)김XX(X0529409)..PAGE:2주제 선정 배경비만도 체크 체중계 (Specification)역할 및 임무 분담설계

  리포트 | 29페이지 | 4,000원 | 등록일 2009.07.05

  다운로드 장바구니
• 

  vhdl을 이용한 FPGA 킷에서의 디지털 시계 구현

  Problem Statement① Describe what is the problem.주어진 entity로 디지털 시계를 설계하며, pin할당 역시 주어진 pin table을 참고하여 ... 세부 조건으로는 12:59:59초 다음은 13:00:00이 아닌, 01:00:00이 되고, 리셋시, 12:58:20초로 초기화가 되게끔 설계한다.② Describe how do you

  리포트 | 8페이지 | 3,000원 | 등록일 2009.11.12

  다운로드 장바구니
• 

  vhdl을 이용한 RAM 설계

  PurposeType 구문을 이해한 후, ROM 설계에 적용시킨다. ROM의 동작 특성을 이해 한 후 RAM에 적용시켜 Read&Write 기능을 하는 RAM을 설계할 수 있다. ... Problem Statement① Describe what is the problem.강의안의 ROM예제를 참고하여 Enable을 가지는 single-port RAM을 설계한다.

  리포트 | 6페이지 | 2,000원 | 등록일 2009.11.12

  다운로드 장바구니
• 

  삼천리 자소서

  , 전자전기컴퓨터설계실험 등의 과목을 배우며 시스템 엔지니어로서 성장하고자 하는 목표를 정하게 되었습니다. ... 프로젝트 경험VHDL을 활용한 Digital Watch, C++를 이용한 매장관리 프로그램, Code vision을 이용한 자동 제어 커튼 등의 프로젝트를 진행하며 팀장으로 참여하여 ... 통해 창의공학, 캡스톤 설계 등의 과목에서 언제나 1위의 성적을 낼 수 있었습니다.반면에, 전 친구를 워낙 좋아하여 어떤 부탁이라도 거절을 못 해 제 일에 소홀해지는 때가 있습니다

  자기소개서 | 2페이지 | 3,000원 | 등록일 2011.04.04

  다운로드 장바구니
• 

  VHDL M bit 가산기와 비교기(prelab 입니다)

  또한 M bits 가산기와 비교기의 VHDL 설계 표현에 대하여 공부하도록 한다.2. Theory(Pre Report)1. ... 전자전기컴퓨터설계실험IIIPRELAB REPORT[M bit 가산기와 비교기]학 과담당교수조학 번이 름제 출 일목 차 HYPERLINK \l "purpose" 1. ... Purpose of the Experiment이번 실험은 조합논리회로를 이용한 가산기(adder)와 비교기(comparator)의 동작을 이해하고 설계하는 것이다.

  리포트 | 16페이지 | 2,000원 | 등록일 2008.09.28

  다운로드 장바구니
• 

  bcd to excess-3 코드의 spartan-3 보드 구현결과(VHDL)

  파일내용 상세보기 전자전기컴퓨터설계실험ⅢBCD to Excess-3 code Converter목 차실험 목적 실험 도구 Post Lab (실험 결과 및 분석, 논평)실험 목적이번 실험은 ... Xilinx 프로그램을 활용하여 BCD코드를 Excess-3 코드로 변환시키는 변환기를 구현하는 것인데, Behavioral VHDL 모델과, Data Flow모델을 각각 사용해서 ... Prelab에서 구현한 결과와 실제 실험에서 구현한 결과가 일치한다.실제 코드를 보면 bcd 코드에 3을 더한 값이 excess3로 출력됨을 볼 수 있다.

  리포트 | 19페이지 | 3,000원 | 등록일 2008.06.01

  다운로드 장바구니
• 

  FPGA를 이용한 신호등구현

  실험을 통해 얻을 수 있으며 이와 아울러 학생들에게 디지털 논리 회로 설계에 대한 흥미를 유발 시킬 수 있다.? ... 그러므로 entity는 VHDL을 이용한 설계에 있어 가장 기본적인 설계 단위로 compone ... 소프트웨어- , simulation뿐만 아니라 합성을 위한 설계 기능을 갖춘 표준화된 언어로 VHDL을 인식하게 되었다.2. VHDL의 특징?

  리포트 | 52페이지 | 1,500원 | 등록일 2007.08.08

  다운로드 장바구니
• 

  디지털 회로설계 실험 3주차 레포트

  Combinational 회로 설계그림 3.15와 같이 x,y,z의 값을 넣고 minimization을 하여 회로를 최대한 작게 구성한다. ... 실험과정3-1. ... VHDL을 이용한 구현LIBRARY IEEE;use IEEE.std_logic_1164.all;entity c7seg isport (A:in STD_LOGIC_VECTOR ( 2 downto

  리포트 | 16페이지 | 2,000원 | 등록일 2008.12.01

  다운로드 장바구니
• 

  VHDL-Pre lab - Error detection and correction (에러 검색 및 수정 코드)

  실험 목적이번 실험은 오류검출과 정정에 사용되는 Parity bit 와 Hamming code 에 대해서 이해하고, Hamming code decoder 를 설계하고 시뮬레이션 한다 ... 실험 목적2. 실험 이론 지식3. ... 실험시 주의 사항비교적 간단해 보이는 실험이지만, 중요한 것은 내가 input 을 주었을 때 output 이 제대로 나오는 지 확인하는 것이 비교적 다른 실험에 비해 오래 걸린다.

  리포트 | 10페이지 | 2,000원 | 등록일 2009.06.29

  다운로드 장바구니
• 

  VHDL을 이용한 스탑워치(stop watch) 구현

  Purpose- 지금까지 실습한 이론을 바탕으로 기억 가능한 스탑워치를 설계한다.- KIT를 통해서 원하는 스탑워치를 설계 해 보고 이론과 결과를 비교해본다.2. ... Sources1) VHDL Source* Watch modulelibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL ... 있는 스탑워치를 설계하는 것으로, 다음과 같은 형태로 출력하도록 설계한다.ⓐ LCD는 한줄이 총 16칸으로 왼쪽부터 8칸에는 현재 스탑워치의 상태가 기록이된다.ⓑ reset버튼,

  리포트 | 29페이지 | 2,000원 | 등록일 2009.11.25

  다운로드 장바구니
• 

  vhdl과 fpga kit을 이용한 디지털 계산기 설계

  Problem Statement① Describe what is the problem.4비트 덧/뺄셈기를 설계하여 직접 임의 값을 입력하여 계산을 하여 값이 LCD에 표시하는지 확인한다

  리포트 | 10페이지 | 3,000원 | 등록일 2010.01.16

  다운로드 장바구니
• 

  VHDL 설계실습 - 카드 인증 자물쇠 설계

  실험 12. ... VHDL 설계실습카드 인증 자물쇠 설계(1)먼저 수식과 카노맵으로 표현한다.X가 1즉 door1이 열릴 조건은 다음과 같다.ABCDE*************000010000011001001000001100100111000010101101000000 ... Y'회로도로 표현하면 다음과 같다.과제의 조건에서 회로는 2,3,4 input nor gate 와 inverter만을 이용하여 설계하여야 하고 그 합이 19 이하가 되어야 한다는 조건을

  리포트 | 5페이지 | 1,000원 | 등록일 2008.03.27

  다운로드 장바구니
• 

  VHDL 코드를 이용한 M bit 가산기와 비교기

  설계실험ⅢM bit 가산기와 비교기목 차 HYPERLINK \l "실험목적" 실험 목적 HYPERLINK \l "실험도구" 실험 도구 HYPERLINK \l "이론및프리랩" 이론 및 ... 그리고, Behavioral VHDL 모델과, Data Flow모델을 각각 사용해서 원하는 결과값을 얻을 수 있도록 구현해본다.실험 도구personal computer, Xilinx ... 코딩에서 동작원리라고 되 있는 부분을 잘 살펴본다.make VHDL codeslibrary IEEE; --ieee 라이브러리use IEEE.STD_LOGIC_1164.ALL;use

  리포트 | 17페이지 | 2,000원 | 등록일 2008.09.23

  다운로드 장바구니
• 

  논리회로설계실험 1bit 비교기, 4bits 비교기

  < 1bit 비교기, 4bits 비교기>1. HDL 코드 1) 1bit 비교기 : Behavioral Modeling동작 : 두 입력이 서로 같은지 또는 다른지를 비교하여 알려주는 회로.1비트 비교기는 두 입력이 같으면 ‘1’을 출력하고, 다르면 ‘0’을 출력하는 회로..

  리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

  다운로드 장바구니
• 

  VHDL BCD to Excess-3 Code Converter(post lab) vhdl code 입니다.

  전자전기컴퓨터설계실험IIIPOSTLAB REPORT[BCD to Excess-3 Code Converter]학 과담당교수조학 번이 름제 출 일목 차 HYPERLINK \l "실험소개 ... 이 실험을 통하여 VHDL의 사용법을 익혀보고, Behavioral model과 dataflow model로 프로그램을 해보고 두 개의 방식을 모두 simulation과 emulation하여 ... 실 험 소 개 (Introduction)1) Purpose of the Experiment이번 실험에서는 BCD to excess-3 code converter를 설계하는 것이다.

  리포트 | 18페이지 | 2,000원 | 등록일 2008.09.28

  다운로드 장바구니
• 

  VHDL 계산기 소스코드 및 보고서

  Sources & Results1) VHDL source주석문은 vhdl문 내부에서 한글로 선언시 에러 및 글자 깨짐현상이 있어서 서툴지만 영어로 작성하였습니다.calculator.vhd ... 가능한 Calculator를 만드는것이 이번실험의 주 목적이다.2. ... Purpose미리 작성된 플러스와 마이너스 연산이 가능한 계산기를 작성하는데, LCD출력시에 발생할수 있는 예외 부분에 대해 처리하는것이 이번실험의 목적이고, 최종적으로 더하기 빼기가

  리포트 | 16페이지 | 4,000원 | 등록일 2010.07.09

  다운로드 장바구니
• 

  M bit 가산기와 비교기(VHDL코드)

  전자전기컴퓨터설계실험ⅢM bit 가산기와 비교기목 차 HYPERLINK \l "실험목적" 실험 목적 HYPERLINK \l "실험도구" 실험 도구 HYPERLINK \l "이론및프리랩 ... 그리고, Behavioral VHDL 모델과, Data Flow모델을 각각 사용해서 원하는 결과값을 얻을 수 있도록 구현해본다.실험 도구personal computer, Xilinx ... 코딩에서 동작원리라고 되 있는 부분을 잘 살펴본다.make VHDL codeslibrary IEEE; --ieee 라이브러리use IEEE.STD_LOGIC_1164.ALL;use

  리포트 | 18페이지 | 2,000원 | 등록일 2008.06.01

  다운로드 장바구니
• 

  VHDL코드를 이용한 해밍코드decoder, 오류검출및 정정

  설계실험Error correction and detection목 차 HYPERLINK \l "실험목적" 실험 목적 HYPERLINK \l "실험도구" 실험 도구 HYPERLINK \ ... l "이론및프리랩" 이론 및 프리랩실험 목적이번 실험에서는 xilinx프로그램을 통해 해밍코드 decoder를 구현하고, 이를 실험으로 검증하는 것이다.실험 도구personal computer ... Hamming code decoder 의 VHDL 코드 작성describe its input output signalsInput: 7 bits Output: 4 bitsdescribe

  리포트 | 17페이지 | 2,500원 | 등록일 2008.09.20

  다운로드 장바구니
• 

  2010하반기 DSME 이공계(서류합격 자소서)

  이러한 목표를 달성하기 위하여, 대학에서 전자공학을 전공하면서 Pspice, Matlab, VHDL, Labview, Psim, C언어, JAVA언어 등을 바탕으로 다양한 프로젝트를 ... '탄탄한 개발역량', 끝으로 이러한 역량을 바탕으로 목표를 달성할 수 있게 하는 적극적인 열정으로 DSME에서 DSME와 함께 세계최고의 이름으로 세계로 뻗어 나가겠습니다.자동제어실험 ... 제작컴퓨터네트워크_3학점_A+ : 통신분야의 전반적인 학습 및 설계자동제어_3학점_A0 : PID, Bede Diagram, Root Locus에 대해 학습 및 설계창의설계입문_3학점_A0

  자기소개서 | 2페이지 | 3,000원 | 등록일 2010.12.17 | 수정일 2022.02.20

  다운로드 장바구니
• 

  제 9장 (결과) 연산 회로 설계 실험

  /VHDL/VHDL(4.1).ppt)④ MAX+PLUS Ⅱ > Floorplan Editor를 통해서 FPGA의 I/O에 설계된 칩의 I/O를 할당하여 다시 컴파일 했을 때 한 번에 ... 연산 회로 설계 실험 결과 보고서표 9-4 4비트 덧셈기/뺄셈기의 진리표입 력출 력AiBiAdd/SubtractS3S2S1S0오버플로우34+011102-3-01010-42+1110074 ... 한번에 컴파일 하는 것에 어려움이 있었다. input과 output 의 프로퍼게이션 딜레이는 위에서 계산하였듯이 그 값이 매우 작으므로 input에 따른 output 이 얼마인지 실험할

  리포트 | 7페이지 | 1,500원 | 등록일 2007.11.03

  다운로드 장바구니