"VHDL설계실험" 검색결과 161-180 / 347건

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  기본 게이트 설계 결과보고서

  . 3. 27논리회로설계 실험 결과보고서 #1실험 1. ... 고찰- VHDL이라는 언어를 처음 접해보는 실험이라 준비를 많이 했던 것이 실험 진행에 큰 도움이 된 것 같다. ... 과 목 : 논리회로설계실험과 제 명 : 기본 게이트 설계담당교수 : 국태용 교수님담당조교 : 김태경 조교님학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014

  리포트 | 8페이지 | 1,000원 | 등록일 2014.07.25

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  반가산기 & 전가산기 결과보고서

  과 목 : 논리회로설계실험과 제 명 : 기본 게이트 설계담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 4. 3논리회로설계 실험 ... 또한 구조적 모델링 기법과 Schematic design 기법을 활용하여 설계한다.2. 실험 결과실험 1. ... 실험 목표간단한 1비트 2진수 합이 가능한 반가산기와 2비트 이상의 2진수 합이 가능한 전가산기의 동작 특성을 이해하고, 이를 설계한다.

  리포트 | 9페이지 | 1,000원 | 등록일 2014.07.25

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  2017 상반기 SK하이닉스 솔루션직군 자기소개서

  이 두 과목은 모두 VHDL로 FPGA를 설계하는 수업 이였습니다. 논리회로설계 수업 때 배우는 여러 가지 설계를 코딩으로 만든다는 게 신기하고 재밌었습니다. ... 무엇이 잘못 됐나 발견을 못하고 결국 처음부터 설계를 하기 로 했습니다. 다른 과목의 시험에는 신경 쓰지 못하고 밤새 VHDL설계만 했습니다. ... 공유기 설정은 어떻게 되어있고, IP할당은 어떻게 되어있고, 프린터PC이며 실험PC는 어떻게 관리하는지, 전혀 몰랐습니다.

  자기소개서 | 4페이지 | 6,000원 | 등록일 2017.02.08 | 수정일 2017.09.21

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  서울시립대학교-전자전기컴퓨터설계실험2-제08주-Lab07_Post

  Post-lab Report전자전기컴퓨터설계실험Ⅱ8주차. ... Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... HDL 실습 Lab#07 Sequential Logic Design, FSM and Clocked Counter, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과

  리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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  <VHDL>Pre lab - BCD to Excess3 code converter !! (A+리포트 보장)

  실험 목적2. 실험 이론지식 VHDL 이란 무엇인가.2-1> VHDL2-2> VHDL의 기본 숙지사항2-2> VHDL의 설계단위 정리3. ... 실험 목적이번 실험에서는 VHDL 언어에 대한 정확한 이해를 도모하고, Xilinx ISE 9.2i를 이용하여 BCD코드를 Excess-3코드로 변환시키는 변환기를 VHDL 로 coding ... 공동으로 사용할 수 있게 모아놓은 꾸러미.VHDL의 설계단위와의 관계지금까지 VHDL 언어에 대해서 알아 보았고, Programing 하는 데 대한 기본적으로 숙지해야 할 사항들과

  리포트 | 28페이지 | 3,000원 | 등록일 2009.06.29

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  05-논리회로설계실험-예비보고서

  실험 목표2 bit의 코드를 받아서 N bit의 2진 코드로 해독하는 디코더와 N bit의 2진 코드를 받아 2 bit로 부호화 하는 회로를 VHDL을 이용하여 설계할 수 있다.2. ... 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 8논리회로설계 실험 예비보고서 #5실험 1. ... 과 목 : 논리회로설계실험과 제 명 : #5 조합회로 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반 4

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  결과보고서 #5

  이것들을 VHDL의 Subprogram 문법인 function과 procedure를 이용해 설계할 수 있고, Xilinx ISE를 통해 실제 동작을 확인한다.2. ... 번 : 2011311307, 2011314184이 름 : 김영관, 김윤섭제 출 일 : 2015. 4. 15논리회로설계 실험 결과보고서 #5실험 5.조합회로 설계1. ... 과 목 : 논리회로설계실험과 제 명 : #5 조합회로 설계 (결과)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반 4조학

  리포트 | 7페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  논리회로설계실습-비교기-MUX-ALU-결과보고서

  논리회로설계 실험 결과보고서 #5실험 5. 조합회로 설계 - 비교기, MUX, ALU1. ... 실험 목표4비트 크기의 이진수 A, B와 2비트 크기의 선택 신호 S를 입력으로 받아 5비트 이진수 Y를 출력하는 산술논리연산장치(ALU)의 동작을 이해하고 설계한다. ... 그 후 process문을 사용하여 동작적 모델링 VHDL 표현 방식으로 코드를 작성하였다. case문을 사용하여 각각의 기능 선택 비트의 경우에 따라 수행하는 연산을 출력 Y값으로

  리포트 | 8페이지 | 1,500원 | 등록일 2018.01.10

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  쿼터스 프로그램을 이용한 VHDL 실습(결과 포함)

  실험 목적 : 쿼터스 프로그램을 이용한 VHDL 설계 결과와 스케메틱 설계 결과를 비교하고, 쿼터스 프로그램이 익숙해지도록 하기 위함차 례P r o j e c t 생 성D e s i

  리포트 | 7페이지 | 2,000원 | 등록일 2015.05.30

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  Verilog HDL을 이용한 7-세그먼트디코더와 시프트 레지스터

  디지털회로개론실험 예비보고서HDL을 이용한 설계7-세그먼트 디코더시프트 레지스터0. ... 실험목적7-세그먼트와 시프트 레지스터를 HDL을 이용하여 설계해봄으로써, Verilog HDL을 사용한 회로 설계 방법과 Quartus Ⅱ의 사용법을 익힌다.1. ... 이론. 7-세그먼트 디코더0) VHDL로 표현library Ieee;use ieee.std_logic_1164.all;entity seg_decoder isport(cnt_in :

  리포트 | 3페이지 | 1,500원 | 등록일 2010.06.18

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  논리회로실험 - 제 10장 KIT의 출력방식 중 하나인 7-segment를 통하여 디지털 시계를 설계 결과보고서

  이번 실험은 VHDL의 순차 논리 회로 설계에서 KIT의 출력방식 중 하나인 7-segment를 통하여 디지털 시계를 설계해보고 이를 Training Kit에 검증해보는 실험이었다 ... IntroductionVHDL의 순차 논리 회로 설계에서 KIT의 출력방식 중 하나인 7-segment를 통하여 디지털 시계를 설계해보고 이를 Training Kit에 검증해보는 실험이다 ... . 7-segment에 대해서 이해해보았고, 이를 출력으로 이용하여 디지털 시계를 설계해보았다.

  리포트 | 32페이지 | 1,000원 | 등록일 2014.08.15

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  한화 테크윈 합격 자소서

  가장 기억에 남는 전공 관련 프로젝트는 논리회로설계 실험에서 실시한 프로젝트였습니다. ... 논리회로설계실험을 수강하면서 복습, 예습을 열심히 해서 중간, 기말 시험, 프로젝트를 통합하여 반에서 1등을 하게 되었습니다.4. 제 인생의 롤모델은 아버지입니다. ... 이 수업에서는 VHDL의 기초 문법과 그 문법을 활용하는 방법을 주로 배우는 수업 이였습니다.

  자기소개서 | 2페이지 | 3,000원 | 등록일 2016.11.04

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  논리회로실험-2014-Multiplex

  위와 같은 multiplexer를 VHDL로 설계하는 것이다. ... 실험에서 최종적으로 설계할 mux는 8개의 입력 단자가 있는 8x1 mux이다. [ 그림 3 ]에서 볼 수 있듯이 8x1 mux는 2x1 mux 7개를 이용하여 구성할 수 있기 때문에 ... 내보내기 위해서는 최고 n비트의 선택입력이 필요하다. n개의 선택 입력에 의해 선택된 정보가 단일 출력선을 통하여 신호를 전송하는 회로이다.[ 그림 1 ] multiplexer이번 실험에서는

  리포트 | 7페이지 | 1,000원 | 등록일 2014.11.05

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  01-논리회로설계실험-예비보고서

  기본 게이트 설계1. 실험 목표VHDL의 기본개념과 프로그래머블 로직의 형태를 이해하고 이를 통해 기본 게이트를 설계할 수 있다.2. 예비 이론(1) CPLD, FPGA란? ... 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 3. 11논리회로설계 실험 예비보고서 #1실험 1. ... 과 목 : 논리회로설계실험과 제 명 : #1 기본게이트 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  [디지털시스템][VHDL} Design 4-bit Right Shift Resister 설계

  '논리회로설계실험' 시간에 HDL을 사용하여 설계하는 과제가 있었지만 그 때는 거의 다 완성되어있는 code에 빈칸으로 되어있는 부분만 채우면 되는 것이라 어렵지 않았는데 entity를 ... 이번 설계를 위해서는 기본적인 VHDL에 대한 지식이 있어야 하고, 세부적으로는 process문을 다루는 것이 가능해야 하고, testbench source가 주어지지 않았으므로 직접 ... 이번 과제를 통해 VHDL code 작성법에 대해 정리할 수 있었다. 그리고 testbench code의 작성도 배웠다.

  리포트 | 11페이지 | 2,000원 | 등록일 2014.05.07

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  서울시립대 전자전기컴퓨터설계실험2 제04주 Lab03 Post

  Post-lab Report전자전기컴퓨터설계실험Ⅱ4주차. ... HDL 실습 Lab#03 Verilog HDL, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX연구소 ... Verilog HDL실험 날짜2016. 9. 26학번이름Professor조교Expected ResultsAND Gate ProgrammingAnd Gate Simulation ResultInput

  리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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  VHDL를 이용한 Memory 설계

  과 목 : 논리회로설계실험과 제 명 : Memory담당교수 : 김 종 태학 과 : 전자전기공학학 년 : 3 학 년학 번 :이 름 :제 출 일 : 08. 05. 07IntroductionRam의 ... downto 0);di : in STD_LOGIC_VECTOR (3 downto 0);do : out STD_LOGIC_VECTOR (3 downto 0));end raminfr;( VHDL ... CLK으로 CLK이 rising edge일 때 RAM이 동작하게 설계해주고 설계 시 enable 과 write enable은 쉽게 헷갈릴 수 있는데 우선적으로 enable이 1일 때

  리포트 | 9페이지 | 1,000원 | 등록일 2010.05.27

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  서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06-Post

  Post-lab Report전자전기컴퓨터설계실험Ⅱ7주차. ... #04 Combinational Logic Design, Arithmetic Logic and Comparator, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 ... Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.

  리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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  논리회로실험 - 제 5장 ALU 코드를 KIT에 올리는 실험 결과보고서

  조교님이 아이캠퍼스에 올려주신 코드를 토대로 삼아서 실험을 진행했다. WebPack을 실행시켜서 프로젝트를 새로 생성하고 이에 따른 VHDL 모듈을 선택한다. ... 이번 실험은 저번 실험 때 ALU 코드를 KIT에 올려서 이론으로가 아니라 실제로 이 회로가 돌아가는지를 확인해보는 실험이다.2. ... Design(1)어떠한 회로를 설계할 것인가 1)1)ALU-4bit State(상태) 별 동작-ALU의 동작방법1.

  리포트 | 17페이지 | 1,000원 | 등록일 2014.08.15

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  Post lab - BCD to Excess3 code converter !! (A+리포트 보장)

  실험 목적2. 실험 이론지식 VHDL 이란 무엇인가.2-1> VHDL2-2> VHDL의 기본 숙지사항2-2> VHDL의 설계단위 정리3. ... from the expected ones, express thereasons explicitly and reasonably.< 설계실험시 최종 Behavioral >library ... 코드를 이용해서, 실험시에 Function simulation 과 Timing simulation을 Pre report와 비교해 보았다.VHDL 소스코드가 동일 하기 때문에 Simulation은

  리포트 | 14페이지 | 2,000원 | 등록일 2009.06.29

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