"VHDL설계실험" 검색결과 141-160 / 347건

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  VHDL and, or xor 등 모든 게이트 (소스코드+ 결과 첨부)

  . xor gatexor gate VHDL 구문 xor gate 결과7. xnor gatexnor gate VHDL 구문 xnor gate 결과실험결과)VHDL을 이용하여 회로를 설계하는 ... 또한 실제 보드에 연결하여 설계한 회로가 보드에서 정상적인 결과를 나타냄을 확인하였다. ... 방법이 Block dialog/skemetic 방식으로 설계한 회로와 동일한 결과가 나오는 것을 확인하였다.

  리포트 | 3페이지 | 1,500원 | 등록일 2014.12.11

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  [대충] 결과 VHDL 설명 및 문법

  XOR gate 실습◆검토 및 고찰VHDL의 특징과 설계 기법에 대하여 학습하고, 설계를 위한 기본적인 문법을 학습했습니다. ... 디지털공학실험(결과보고서)실험 : VHDL 설명 및 문법◆실험가. NOT gate 실습나. NAND gate 실습다. ... 처음 VHDL을 사용해봤고 프로그램을 만드는 것도 생소하였기에 익숙하지 않아 시간이 제법 오래 걸렸습니다.

  리포트 | 4페이지 | 1,000원 | 등록일 2015.01.17

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  [대충] 결과 VHDL을 이용한 기본 논리 게이트 및 가산기의 구현

  디지털공학실험(결과보고서)실험 : VHDL 설명 및 문법◆실험가. ... 전가산기◆검토 및 고찰지난 시간에 VHDL의 특징과 설계 기법에 대하여 학습하고, 설계를 위한 기본적인 문법을 학습했습니다. ... 이번 시간에는 반가산기 두 개를 설계해서 전가산기를 만들었습니다. 반가산기를 만들 때, 지난 실험과 비슷했기에 비교적 간단하게 만들 수 있었습니다.

  리포트 | 2페이지 | 1,000원 | 등록일 2015.01.17

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  10-논리회로설계실험-예비보고서

  『VHDL을 이용한 디지털 시스템 설계』 CENGAGE, 2008, ‘VHDL 모듈’- 12_순차회로+설계_+FSM PPT- http://satrol.tistory.com/13- http ... A반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 5. 6논리회로설계 실험 예비보고서 #10실험 10. ... 과 목 : 논리회로설계실험과 제 명 : #10 순차회로 설계_FSM (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 :

  리포트 | 6페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  서울시립대학교 전자전기컴퓨터설계실험2 제04주 Lab03 Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ4주차. ... 방법[실험 1] AND Gate 설계Create a New ProjectHDL로 설계해주기 때문에, Top-level source type을 HDL로 설정한다.Create New ... Gate 설계를 해보고, Verilog HDL 문법을 익힌다.실험에 필요한 배경 지식Verilog HDLHiLo Hard Ware Description Language과 C Language의

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  논리회로설계실습 순차회로(카운터) 결과보고서

  알맞게 설계된 것을 실험을 통해 확인하였다.(2) 조원2의 고찰8비트 존슨 카운터의 소스코드를 분석해 보면 동작적 모델링 VHDL 표현방식을 사용하여 설계 하였다. ... 논리회로설계 실험 결과보고서 #8실험 8. 순차회로 설계 - 카운터1. ... 실험 결과 1Hz 8비트 존슨 카운터와 링 카운터를 설계하시오.

  리포트 | 7페이지 | 1,500원 | 등록일 2018.01.10

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  논리회로설계실험 반가산기전가산기설계 결과보고서

  논리회로설계 실험 결과보고서 #2실험 2. 조합 회로 설계-전가산기실험목표전가산기의 동작을 이해하고 진리표를 작성해 본다. ... **동작적 모델링 소스 코드자료 흐름 모델링 소스 코드구조적 모델링 소스코드테스트 벤치 코드Schematic DesignWave Form고찰A6_주상욱이번 실험에서 설계할 전가산기의 ... 최종적으로 동작적 모델링, 자료 흐름 모델링 그리고 무엇보다도 구조적 모델링 방식의 VHDL 표현방식에 대하여 이해할 수 있었다.

  리포트 | 6페이지 | 1,500원 | 등록일 2018.01.10

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  서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ9주차. ... HDL 실습 Lab#08 Application Design @ 7-segment and Piezo Control, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 ... Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.음계 주파수 대역, 천안공업대학, 윤덕용.

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  순차회로 설계 - 카운터 결과보고서

  순차회로 설계 - 카운터1. 실험 목표- 카운터의 종류와 각각의 기능에 대해서 이해를 하고, 이해한 내용을 바탕으로 VHDL 코딩 실습을 한다. ... 고찰- 단순 VHDL 코딩 후 시뮬레이션으로 결과를 확인하는 것이 아닌 RoV Lab3000이라는 기기를 이용하여 실제로 결과를 관찰하는 실험을 진행하였다.- 존슨 카운터 설계에서 ... 과 목 : 논리회로설계실험과 제 명 : 순차회로 설계 - 카운터담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 5. 22논리회로설계

  리포트 | 6페이지 | 1,000원 | 등록일 2014.07.25

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  서울시립대학교 전자전기컴퓨터설계실험2 제10주 Lab09 Post

  Post-lab Report전자전기컴퓨터설계실험Ⅱ10주차. ... Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... – Verilog HDL 실습 Lab#09 Application Design Ⅱ Text-LCD Control, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과

  리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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  04-논리회로설계실험-예비보고서

  실험 목표2 bit의 코드를 받아서 N bit의 2진 코드로 해독하는 디코더와 N bit의 2진 코드를 받아 2 bit로 부호화 하는 회로를 VHDL을 이용하여 설계할 수 있다.2. ... 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 1논리회로설계 실험 예비보고서 #4실험 1. ... 과 목 : 논리회로설계실험과 제 명 : #4 디코더 엔코더 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Post

  Post-lab Report전자전기컴퓨터설계실험Ⅱ9주차. ... Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... HDL 실습 Lab#08 Application Design @ 7-segment and Piezo Control, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대 전자전기컴퓨터설계실험2 제05주 Lab04 Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ5주차. ... 방법[실험 1] Half Adder 설계Add SourceSource Code모듈을 지정해주고, 사용할 Input 및 Output을 지정한다. ... [실험 2] 1-bit Full Adder 설계Add SourceSource Code모듈을 지정해주고, 사용할 Input 및 Output을 지정한다.

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  HBE-ComboⅡ-SE 보드, Xilinx 스파르탄3 FPGA 칩, ISE 디지털 디자인 툴

  Reference (참고문헌)< 초록 (Abstract) >이 실험에서 목적에 맞게 ISE 및 실험 장비를 이용하여 Schematic설계를 해보고 설계한 것을 프로그램을 장비에 연결하여 ... 목적에 맞게 ISE 및 실험 장비를 이용하여 Schematic설계를 해보고 설계한 것을 프로그램을 장비에 연결하여 직접 눈으로 확인해보는 과정을 하였다. ... appears next to the filename*After saving the file, the asterisk disappearsEnter text description - VHDL

  리포트 | 23페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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  서울시립대학교 전자전기컴퓨터설계실험2 제11주 Lab10 Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ11주차. ... Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... 위의 사진과 거의 동일한 형태를 띄므로, 생략한다.따라서 digital watch가 잘 작동함을 확인할 수 있다.ReferenceDatasheet - HBE-Combo II-SE VHDL과

  리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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  디지털 논리 실험 보고서 모음 (VHDL, 실험 전/후 보고서 전체, 영어로 작성)

  실험명 Laboratory Exercise 6. VHDL1.

  리포트 | 3페이지 | 5,000원 | 등록일 2019.04.10

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  서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06_Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ7주차. ... 실습 Lab#06 Sequential Logic Design, Flip-Flop, Register and SIPO, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 ... Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.Flip-flop, Wikipedia.

  리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대학교-전자전기컴퓨터설계실험2-제08주-Lab07-Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ8주차. ... HDL 실습 Lab#07 Sequential Logic Design, FSM and Clocked Counter, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 ... Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.State Machine, Wikipedia.

  리포트 | 7페이지 | 1,500원 | 등록일 2017.09.04

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  결과보고서 #8

  또한 순차회로 중레지스터에 대해 이해하고 많은 기능들이 있는 범용 레지스터를 VHDL을 이용해 설계해볼 수 있다.2. 실험 결과- 실험 1. ... 번 : 2011311307, 2011314184이 름 : 김영관, 김윤섭제 출 일 : 2015. 4. 29논리회로설계 실험 결과보고서 #8실험 8.순차회로 설계1. ... 과 목 : 논리회로설계실험과 제 명 : #8 순차회로 설계 (결과)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반 4조학

  리포트 | 5페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  서울시립대학교 전자전기컴퓨터설계실험2 제03주 Lab02 Post

  Post-lab Report전자전기컴퓨터설계실험Ⅱ3주차. ... 이를 통해 Schematic 설계를 숙달할 수 있었으며, 실험을 통해 Development Tool의 작동 원리와 Programming 흐름에 대해 이해할 수 있었다. ... board,Lab#02 『Xilinx Spartan3』FPGA chip,『ISE』digital design tool, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과

  리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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