"아주대학교 논리회로" 검색결과 381-400 / 487건

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  실험3결과[1].가산기와감산기

  곳에서 매우 유용하게 사용되고 있다.참고자료 및 URLJohn F.Wakerly, Digital Design Principles and Practices 4E, PEARSON컴퓨터의 논리회로 ... 모든 경우에 대해서 결과를 볼 수는 없었고, 입력신호의 bit가 서로 바뀌었을 때는 같은 결과를 가져오기 때문에 두가지 경우에 대해 실험해본 결과 결과를 볼 수 있긴하나 194의 shift횟수가 ... 동작 결과를 확인하라.회로 SEQ 회로 \* ARABIC 6.

  리포트 | 8페이지 | 1,000원 | 등록일 2011.06.27

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  실험4결과[1].MUX&DEMUX

  구성한다.회로 SEQ 회로 \* ARABIC 4. 74HC139을 이용한 회로다음 표와 같이 입력을 가한 뒤에 출력 Y3, Y2, Y1, Y0를 측정하여 기록하라. ... 데이터 입력 D는 enable 입력의 역할도 동시에 함을 주목한다.회로 SEQ 회로 \* ARABIC 3. ... 결국 최종 출력 값은 이 되어 처음 D0에 입력했던 값이 출력된다.4x1 멀티플렉서 IC인 74HC153을 이용하여 다음 회로를 구성한다.회로 SEQ 회로 \* ARABIC 2. 74HC153을

  리포트 | 6페이지 | 1,000원 | 등록일 2011.06.27

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  예비 Multiplexer & Demultiplexer

  실험이론멀티플렉서(Multiplexer): 여러 개의 입력선 중에서 하나를 선택하여 출력선에 연결하는 조합 논리회로이다. 선택선의 값에 따라 한 개의 입력선을 선택한다. ... data selector’라고 불리기도 한다.디멀티플렉서(demultiplexer): 정보를 한 선으로 받아서 가능한 출력선2 ^{n}개 중 하나를 선택하여, 받은 정보를 전송하는 회로이다 ... 앞서 실험했던 방법과 마찬가지로 표에 대하여 입력을 가한 뒤 출력이 정상적으로 이루어지는지 확인하고 74HC20, 74HC04 소자로 구현했던 회로와 결과가 같은지 비교한다.실험1)

  리포트 | 6페이지 | 1,500원 | 등록일 2013.12.26

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  결과 Multiplexer & Demultiplexer

  원인에 대하여 생각을 해보았는데 회로를 구성하는데 있어 사용되는 IC의 개수가 MUX가 4개 이고 DeMUX가 3개 였다. ... 첫 번째와 반대로 1개의 입력에 대해 4개의 출력을 가지는 구조로1 TIMES 4 디멀티플렉서라 불리며 회로구성은 교재를 통하여 그리 어렵지 않게 구현할 수가 있었다. ... 여러개의 출력단자 중 선택선에 의해 하나가 선택되어 출력되는 구조로써 DeMUX라고 불린다.4개의 입력에 대한 1개의 출력을 보기 위하여4 TIMES 1 멀티플렉서를 구현 하였고 회로도는

  리포트 | 4페이지 | 2,000원 | 등록일 2013.12.26

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  실험4 결과보고서 험 4. Multiplexer & Demultiplexer

  실험 후 논리회로 수업을 통하여 tri-state-buffer와 먹스에 대하여 간략히 배웠는데 실험을 통하여 배운 점을 생각하며 응용 ... 논리회로 실험을 하면서 이번 실험에서 거의 처음 다이오드를 사용해 보았는데 다이오드를 사용할 경우 가시적으로 쉽게 확인할 수 있고 그 과정도 간단하여 빠르고 정확한 결과를 얻을 수 ... 50004.54V이 실험의 목적은 74HC20(NAND gate)과 74HC04(NOT gate)를 사용하여 4x1의 멀티플렉서를 구성하고 입력에 따른 출력 값을 얻어 봄으로 멀티플렉서의 동작에 대해서

  리포트 | 7페이지 | 1,000원 | 등록일 2013.01.01

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  아주대로스쿨 2017년도 최종합 자소서

  아주대 로스쿨에 입학하여 채권 전문 변호사가 되어 나홀로소송을 하게 될 또 다른 어머니들이 없도록 하고 싶습니다. ... 이 방법을 통해 전체의 논리를 꿰뚫는 법을 익히고 연습하였습니다.행시1차공부에서 위의 방법을 응용하여 유형별로 문제를 모아 수 회독 반복하여 특정 유형에서 묻고자하는 사고회로를 파악하고자 ... 이후 2차 행정법을 공부할 때도 다년간의 공부로 익숙해진 논리 파악 공부법으로 행정법의 논리와 흐름 파악하고자 하였습니다.행정고시 준비 기간 중 나홀로소송으로 힘겨운 싸움을 하시던

  자기소개서 | 2페이지 | 10,000원 | 등록일 2017.08.30 | 수정일 2020.06.12

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  실험7결과[1].Decoder&Encoder

  SEQ 회로 \* ARABIC 3. ... 실험 결과2단 2진 카운터회로 SEQ 회로 \* ARABIC 1. 2단 2진 카운터 DecodingCLKAA’BB’A’B’AB’A’BAB그림 SEQ 그림 \* ARABIC 1. 2단 ... 갖는 BCD 카운터회로 SEQ 회로 \* ARABIC 5. 7-segment 표시기를 갖는 BCD 카운터그림 SEQ 그림 \* ARABIC 6.

  리포트 | 6페이지 | 1,000원 | 등록일 2011.06.27

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  실험 2. CMOS 회로의 전기적 특성(결과)

  예를 들어서 VCC와 input 전압을 동시에 4.5V→0V로 줄일 때 input의 논리 값은 1→0으로 입력되지만 동시에 정작 출력할 VCC전압은 VIL MAX값 이하로 내려가기 ... CMOS 회로의 전기적 특성1. ... 실험 의의inverter회로와 schmitt trigger inverter회로를 구성한 후에 오실로스코프를 이용하여 그래프 도식한다.Rn과 Rp의 값을 실제 실험상에서 계산해 본다.2

  리포트 | 3페이지 | 1,000원 | 등록일 2012.09.14 | 수정일 2014.01.01

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  실험9예비[1].DAC&ADC

  이상적으로 신호를 무한대에 가깝게 쪼갠다면 오차가 ‘0’이지만 이는 불가능하다. ... 회로 구성을 설명하도록 한다. ... 목 적D/A와 A/D 변환기(Converters) 회로의 구성과 동작 원리에 대해 이해한다.2.

  리포트 | 12페이지 | 1,000원 | 등록일 2011.06.27

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  실험5예비[1].Latch&Flip-Flop

  만들어진 회로는 아래와 같다.회로 SEQ 회로 \* ARABIC 2. ... 설명R-S Latch 회로에 Clock 신호를 추가하여 만든 회로로 C가 1일 때는 R-S Latch 회로처럼 동작하고, C가 0일 때는 상태를 유지시킨다. ... 문 제NAND gate를 이용하여 클럭화되지 않은 R-S latch 회로를 구성하고 그 동작을 설명하시오.다른 조합회로들과 달리 피드백을 넣어 회로가 memory라는 요소를 가지게

  리포트 | 7페이지 | 1,000원 | 등록일 2011.06.27

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  실험7예비.Decoder&Encoder

  각 bit에 대해서 OR 연산을 통해 변환을 하게 되며 Gate에 입력되는 신호는 변환 조건에 따라 달라진다.Binary Encoder 동작그림 SEQ 그림 \* ARABIC 2. ... 그려라.회로 SEQ 회로 \* ARABIC 9. 2단 2진 카운터를 이용한 회로실험 (1)의 회로 Simulation에서 4개의 NAND gate를 이용해서 매 순간 하나의 gate가 ... 출력 파형인코딩 – 10진 / Excess-3 코드회로 SEQ 회로 \* ARABIC 4.

  리포트 | 8페이지 | 1,000원 | 등록일 2011.06.27

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  실험4예비[1].MUX&DEMUX

  그리고 각 AND gate는 A와 B를 바로 입력회로 SEQ 회로 \* ARABIC 1. ... 만약 D가 0일 때는 모든 출력은 0이다.회로 SEQ 회로 \* ARABIC 2. ... Gate로 만든 MUX4x1 멀티플렉서 IC인 74HC153을 이용하여 다음 회로를 구성한다.회로 SEQ 회로 \* ARABIC 4. 74HC153을 이용한 MUX입력출력ES1S0D3D2D1D0Y

  리포트 | 8페이지 | 1,000원 | 등록일 2011.06.27

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  실험5결과[1].Latch&Flip-Flop

  T F/F using D F/F회로 SEQ 회로 \* ARABIC 5. ... 실험 결과예비과제 (1)에서 구한 R-S latch를 구성한 후 출력을 측정하라.회로 SEQ 회로 \* ARABIC 1. ... F/F을 구성한 후 출력을 측정하고 결과를 검토하라.회로 SEQ 회로 \* ARABIC 2.

  리포트 | 4페이지 | 1,000원 | 등록일 2011.06.27

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  스톱워치(stop watch) 설계 프로젝트

  1. 설계 목표: FPGA를 사용하여 스톱워치를 설계한다.- 입력 : start/stop, rap/reset 버튼 2개로 구성- 출력 : 7segment 5개를 사용하여 분, 초, 초/10 (00:00 .0)를 구현[ 동작 조건 ]1) 초기상태에서 start/stop ..

  리포트 | 7페이지 | 5,000원 | 등록일 2013.12.26 | 수정일 2020.12.14

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  실험 1. Basic Gates(예비)

  게이트는 하나 이상의 신호를 입력으로 받아들여서 기본 논리함수에 따르는 논리출력을 내보내는 회로를 말한다. ... 이러한 정리들을 이용하면 논리 회로들을 다양한 형태로 조작하고 간단하게 할 수 있다. ... 게이트(gate)라 불리는 회로에 의해 표현된다.

  리포트 | 2페이지 | 1,000원 | 등록일 2012.09.14 | 수정일 2014.01.01

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  실험6 결과보고서

  위 회로는 실험 4의 (1)과 같은 비동기식 카운터이다. ... 이러한 특성을 갖는 회로를 count-up리플 카운터라고 부른다. ... 실험 1에서 우리는 꽤 많은 시간을 할애하여 회로를 구성하고 정보입력까지 하는데 성공하였다.

  리포트 | 9페이지 | 1,000원 | 등록일 2013.01.01

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  실험 7. Shift Resister(예비)

  설계/분석할 때는일반적인 순서 회로의 설계/분석과는 조금 다르게 해야 함. ... -현재까지의 순서회로①상태가 010인지와 같이 D Flip-Flop 안에 저장된 값 자체가 중요.②상태에 따라 동작이 달라짐. ... -레지스터 회로①레지스터 안의 값 보다는 레지스터 전체적인 동작이 중요②레지스터 값에 따라 동작이 달라지는 경우는 많지 않음.

  리포트 | 2페이지 | 1,000원 | 등록일 2012.09.14 | 수정일 2014.01.01

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  실험 2. CMOS 회로의 전기적 특성(예비)

  이 때 필요한 것이 Schmitt trigger이다.논리 신호가 논리 회로 속을 전파할 때 생기는 지연 시간. ... 대부분의 경우에는 이 전류가 수 mA 이내로 되도록 하며, 따라서 보통 수 KΩ 정도의 저항을 사용한다. ... VIL보다 높지만 VIH보다 낮은 범위의 입력은 논리 값이 불확실한 구간이므로 이 범위의 전압을 디지털 회로에서 사용하면 그 결과를 예측할 수 없다.

  리포트 | 2페이지 | 1,000원 | 등록일 2012.09.14 | 수정일 2014.01.01

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  실험3 결과보고서 실험 3. Adder & SubtractorLogic gates

  위 측정값을 보면 알 수 있듯이 이 회로는 전가산기(3개의 bit들을 조합하는 회로)로 작용하였다. ... 전가산기나 전감산기 같은 회로를 구성하는데 IC를 3~4개 사용하고 또 이를 회로구성에 맞게 도선으로 연결하다 보니 첨부사진과 같이 조금 복잡하게 회로가 구성 되었었다. ... 카노맵을 이용한 회로구성은 회로를 보다 최소화 시킬 수 있고 이를 통하여 진리표 작성도 쉽다는 것을 실험을 통하여 배웠다.

  리포트 | 7페이지 | 1,000원 | 등록일 2013.01.01

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  실험7. Shift Register 결과

  이 실험의 회로역시 7476 소자 하나만을 이용하여 회로를 구성하여서 아주 간단한 회로가 되었다.실험결과를 보면 실험 2와 동일했지만 마지막에 Q5만 켜지는게 아닌 Q5와 Q1이 켜저서 ... 지금까지 진행해왔던 실험은 지난학기에 수강했던 논리회로에서 다뤘던 내용이였기 때문에 이해하는데 많은 도움이 되웠지만 이번에는 생소한 소자였기 때문에 특성을 이해하는데 어려움이 있었다.실험 ... 실험1에서는 7476소자(J-K F/F)을 3개(J-K는 6개)를 이용하여 회로를 구성하였지만 이번 실험에서는 7476 소자 하나만을 이용하여 회로를 구성하여서 좀 더 간단한 회로를

  리포트 | 9페이지 | 1,000원 | 등록일 2012.12.05

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