"verilog 프로젝트" 검색결과 101-120 / 289건

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  중소기업을 겨냥한 전자공학전공생의 자소서

  이 프로젝트에는 FPGA를 연결하고 다룰 하드웨어 적인 지식과 그 안에 넣을 Verilog HDL에 대한 지식, 두 FPGA의 송수신을 해줄 통신에 대한 지식을 필요로 했습니다. ... 그러면서 반도체, 특히 그 안에 들어가는 언어 Verilog HDL에 관심을 갖게 되었습니다. ... 그 프로젝트에서 팀장을 맡아서 프로젝트를 진행시키며 핵심 알고리즘을 만들었습니다.

  자기소개서 | 2페이지 | 3,000원 | 등록일 2017.05.14

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  전전설 실험2 Final Project 다기능 계산기(Verilog Calculator)

  본인이 작성한 최종 프로젝트, 계산기를 구성하는 데 가장 중요하다고 생각하는 것들을 최종적으로 정리해보았다.

  리포트 | 35페이지 | 20,000원 | 등록일 2018.11.10 | 수정일 2024.03.12

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  텔레칩스 합격자소서

  전공 프로젝트 경험[MIPS 프로세서 구현]3학년 때, multi-cycle MIPS design using Verilog 프로젝트를 진행했습니다. ... 덕분에 분석하는 일에 강점을 보였습니다. 4학년 때, 음성인식 길 안내 인형 프로젝트를 진행하면서 동작이 잘 안 했었습니다. ... 하지만 목표를 세우고 포기하지 않고, 도전했던 경험은 제게 프로젝트의 어떠한 어려움도 헤쳐나 갈 자신감을 갖게 해주었습니다.

  자기소개서 | 4페이지 | 3,000원 | 등록일 2019.04.08

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  실리콘웍스 합격 자기소개서

  Controller와 Datapath로 이루어진 MU0를 Verilog를 이용하여 코딩 후 시뮬레이션을 통해 ACC 값을 확인하는 프로젝트였습니다. ... [성취 경험]대학교 4학년 때, 종합설계 팀 프로젝트 과제를 수행한 경험이 있습니다. ... 경험]디지털시스템설계 과목에서 MU0 구조 디자인을 설계하는 프로젝트를 진행한 경험이 있습니다.

  자기소개서 | 5페이지 | 3,000원 | 등록일 2018.08.18

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  led로 문의 동작을 표현하는 엘레베이터 구현(verilog HDL,FPGA board)

  1. Elevator 소개Elevator 특징-5층 엘리베이터 시스템-상태는 reg [1:0] status로 "11" 문이 열리고 닫히는 상태 "10" 상승상태 "01"하강상태 "00"정지상태로 나누고 각각 상태일 때 외부 입력이나 내부 입력이 들어올 때 다음 상태를..

  리포트 | 34페이지 | 3,000원 | 등록일 2013.12.28 | 수정일 2013.12.30

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  HBE-ComboⅡ-SE 보드, Xilinx 스파르탄3 FPGA 칩, ISE 디지털 디자인 툴

  - 1995 & 2001 IEEE 1364 standard HDLCan create Verilog (.v) & VHDL design files (.vhd) with the ISE ... 관리Schematic & HDL 설계 지원Design EntryMultiple design entry methodsISE – Text Editor(VHDL, Verilog), Memory ... Backgrounds (Required theory) for this LabISE 특징Xilinx 디바이스 제어용 소프트웨어설계, 컴파일, 시뮬레이션, 프로그램 지원설계 파일을 프로젝트화해서

  리포트 | 13페이지 | 1,000원 | 등록일 2016.04.06

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  디시설 - 기본적인 디지털 논리회로 설계

  새로운 프로젝트를 생성하고, 위에서 간소화된 논리식을 HDL로 코딩하라. 이때 다음과 같이 Verilog 또는 VHDL 템플릿에 따라 설계한다.3. ... ISE 또는 Quartus에서 새로운 프로젝트를 생성하고 Block Diagram/Schematic을 이용해[그림 3-14]의 회로를 설계하라. ... 다음 회로에 대한 논리식을 세우고, 진리표를 작성한 후 Verilog 또는 VHDL로 표현하라.

  리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

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  FPGA를 이용한 디지털 시스템 설계(인하대) 기말 프로젝트 볼링 점수 계산기 보고서

  인하대 FPGA를 이용한 디지털 시스템 설계 기말 프로젝트 외 기말고사 기출자료입니다.150점 만점에 140점을 맞은 자료(시연+리포트)입니다.시연은 만점 받았으며, 시연화면을 실행화면으로 ... 많은 도움 되셨으면 좋겠습니다.* 파일 사용법 *FPGA 기말 프로젝트 파일 이용법입니다.우선 전체 파일을 압축을 풀어줍니다.그 후에 쿼터스2가 깔려있는 드라이브에 (C드라이브에 깔려있으면

  리포트 | 10,000원 | 등록일 2015.09.29 | 수정일 2016.12.01

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  verilog HDL을 이용한 LED주사위 설계 보고서 (자판기 or 신호등)

  그리고 주사위 설계 프로젝트를 통하여 팀원들 간에 Verilog HDL 언어를 이용한 코딩 기술에 대해서 좋은 정보를 함께 공유해본다. ... 과제 최종보고서과제명Verilog HDL을 이용한 주사위 설계팀번호지도교수공동연구원이 름학 번전화번호“Verilog HDL을 이용한 주사위 설계” 과제에 대한 최종보고서를 첨부와 같이 ... 또한 간단한 동작원리로 동작하는 주사위 내부의 제어기의 회로를 Verilog HDL 언어를 이용하여 직접 코딩하고, Verilog HDL 언어를 조금 더 숙련되게 사용하고자 한다.

  리포트 | 7페이지 | 1,500원 | 등록일 2013.07.16

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  verilog HDL을 이용한 사탕자판기설계(tool자일링스, HBE-COMBO2사용), 소스 설명PPT첨부

  verilog hdl을 이용한 사탕자판기 설계로 hbe-combo2를 이용하여 구현이 가능합니다.소스 및 모듈, 시뮬레이션, 상태도, 사양 등 자세한 설명을 한 ppt가 첨부되어 있습니다

  리포트 | 3,000원 | 등록일 2014.12.16

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  시립대 전전설2 [5주차 예비] 레포트

  상황에 대하여 예상 타이밍 시뮬레이션을 그려오시오)다음의 Verilog HDL 코드에 대하여 sel =2’b00 또는 sel=2’b11일 때 어떤 출력이 나오는지 예상하고 in1, ... PreLab 3(다음의 Verilog HDL 코드에 대하여 sel =2’b00 또는 sel=2’b11일 때 어떤 출력이 나오는지 예상하고 in1, in2, sel에 여러가지 값이 들어가는 ... Generate Programming File 실행 IMPACT 실행 -> 동작 확인3) InLab3 (MUX)a) 구하고자 하는 데이터Case 문을 사용한 Codeb) 실험 순서프로젝트

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  Soc FFT project 보고서

  soc 응용 및 설계FFT Project 보고서1.FFT 란?고속 푸리에 변환(高速 푸리에 變換, Fast Fourier transform, FFT)은 이산 푸리에 변환(Discrete Fourier transform, DFT)과 그 역변환을 빠르게 수행하는 효율적인 ..

  리포트 | 10페이지 | 2,000원 | 등록일 2018.10.25

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  시립대 전전설2 [8주차 결과] 레포트

  실험을 통해 구하고자 하는 데이터와 이를 획득하기 위한 실험 순서1) Static 7-Segment 컨트롤러 설계a) 구하고자 하는 데이터CODEUCF 파일b) 실험 순서프로젝트 생성 ... Purpose of this Lab7세그먼트의 동작을 익히고 Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 하고 실제 실험에서 코딩한 ... %20HDL-Part%201.pdf" http://www.ee.ic.ac.uk/pcheung/teaching/ee2_digital/Lecture%203%20-%20Verilog%20HDL-Part

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  Lab#02 [HBE-ComboⅡ-SE] board [Xilinx Spartan3] FPGA chip [ISE] digital design tool

  생성(1) 프로젝트를 생성한다(2) 프로젝트 기본값을 세팅한다(3) 프로젝트 서머리를 확인 후 완료한다.(4) 프로젝트가 생성된 것을 확인할 수 있다Design EntrySchematic ... : iSim(VHDL/Verilog)Preterred Language : VerilogAND Gate 로직 설계File-New-Schematic 추가Symbol Tap에서 and게이트를 ... : Spartan3Device : XC3s200Package : PQ208Speed : -4Tool SelectSynthesis tool : XST(VHDL/Verilog)Simulator

  리포트 | 18페이지 | 1,500원 | 등록일 2016.09.11

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  연세대학교 디지털논리 김재석교수님 프로젝트

  Conclusions&comments and Verilog source codes1.Conclusions&comments2.Verilog source codes of Mealy style ... 디지털 논리회로 프로젝트(smart traffic line controller)2011142270 김정기2011142092 박동현●목차A. ... Conclusions&comments and Verilog source codesA.

  리포트 | 33페이지 | 3,000원 | 등록일 2012.09.17 | 수정일 2014.05.15

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  시립대 전전설2 [9주차 결과] 레포트

  실험을 통해 구하고자 하는 데이터와 이를 획득하기 위한 실험 순서(1)(2)(3)(3)(4)(5)(6)(7)L(8)(9)(10)실험 순서프로젝트 생성 -> Source 작성 -> Synthesize-XST ... %20HDL-Part%201.pdf" http://www.ee.ic.ac.uk/pcheung/teaching/ee2_digital/Lecture%203%20-%20Verilog%20HDL-Part ... Reference (참고문헌)1) https://stackoverflow.com/questions/29412259/how-i-can-find-maximum-number-in-verilog-array2

  리포트 | 11페이지 | 2,000원 | 등록일 2019.07.29

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  디지털 논리회로 Verilog HDL 을 이용하여 RLC 주사위 게임 (RLC DICE GAME) 설계

  게임기의 설계 사양과 옵션 사항 들을 Verilog HDL을 이용하여 코딩해보고 결과를 Modelsim 프로그램을 통해 검증해본다.2. ... Digital Logic CircuitTerm ProjectRLC Dice Game제출일 : 2013.6.25.교수님 : 윤홍일 교수님들어가며이번 프로젝트에서는 RLC Dice Game을

  리포트 | 25페이지 | 3,500원 | 등록일 2014.03.15

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  FPGA를 이용한 디지털 시스템 설계, Quartus로 ALTERA 코딩을 한 볼링 게임

  FPGA를 이용한 디지털 시스템 설계의 최종 프로젝트는 quartus프로그램에서 verilog로 볼링게임 구현 및 점수를 계산하는 프로그램을 만드는 것이었다. ... 중간고사 이후 실습시간부터 ALTERA라는 보드를 사용하여 quartus라는 프로그램으로 verilog로 LED, FND, VGA를 코딩하였는데 최종프로젝트는 이 모든 것을 사용해야하는 ... 것이어서 쉽지 않은 프로젝트였다.

  리포트 | 1페이지 | 5,000원 | 등록일 2012.12.26

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  시립대 전전설2 [8주차 예비] 레포트

  Purpose of this Lab7세그먼트의 동작을 익히고 Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 하고 실제 실험에서 코딩한 ... 실험을 통해 구하고자 하는 데이터와 이를 획득하기 위한 실험 순서1) Static 7-Segment 컨트롤러 설계a) 구하고자 하는 데이터CODEUCF 파일b) 실험 순서프로젝트 생성

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  Lab#04 Combinational Logic Design 1

  (Top level Source : HDL)나) Verilog 소스 작성 후 프로젝트에 추가, 컴파일을 수행한다.다) 핀을 설정한다.(.UCF 파일 작성)라) TB파일 소스작성 후 ... (Top level Source : HDL)나) Verilog소스 작성 후 프로젝트에 추가, 컴파일을 수행한다.다) 핀을 설정한다에 프로그래밍을 한다.바) 프로그래밍을 완료 한 후 ... (Top level Source : HDL)나) Verilog소스 작성 후 프로젝트에 추가, 컴파일을 수행한다.다) 핀을 설정한다.(.UCF 파일 작성)라) TB파일 소스 작성 후

  리포트 | 24페이지 | 1,500원 | 등록일 2016.09.11

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