"verilog 프로젝트" 검색결과 141-160 / 289건

• 

  HBE-ComboⅡ-SE 보드, Xilinx 스파르탄3 FPGA 칩, ISE 디지털 디자인 툴

  AND gateProject Navigator 실행프로젝트를 만들고 프로젝트를 실행할 폴더를 생성한다.AND gate 로직 설계AND 게이트 심볼 불러오기입출력 심볼 연결한 후에 두 ... - 1995 & 2001 IEEE 1364 standard HDLCan create Verilog (.v) & VHDL design files (.vhd) with the ISE ... to the filename*After saving the file, the asterisk disappearsEnter text description - VHDL (.vhd), Verilog

  리포트 | 23페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

  다운로드 장바구니
• 

  FINAL Project booth multiplier 와 carry Look ahead adder를 이용한 자판기 설계

  프로젝트 소개(1) 프로젝트 목표수업시간을 통해 배운 카운터, 가산기, 감산기, Multiplier,와 Sequential 로직을 통합적으로 이용하여 verilog 설계를 해보는데 ... Verilog Source Code/*--------------------------------------------------------------------------------

  리포트 | 22페이지 | 5,000원 | 등록일 2018.04.04

  다운로드 장바구니
• 

  Sequential Logic DesignⅡFSM and Clocked Counter

  HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. ... File 선택한 후 파일 이름을 설정한다.위의 파일을 연 후에 다음과 같이 핀설정을 한다.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 Verilog ... Moore MachineProject Navigator를 실행한다.New Project를 HDL로 만들고 프로젝트를 실행할 폴더를 생성한다.다음과 같이 Setting한 후 생성을 완료한다.Moore

  리포트 | 13페이지 | 1,000원 | 등록일 2016.04.06

  다운로드 장바구니
• 

  Combinational Logic Design ⅠArithmetic Logic and Comparator

  HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. ... 반가산기Project Navigator를 실행한다.New Project를 HDL로 만들고 프로젝트를 실행할 폴더를 생성한다.다음과 같이 Setting한 후 생성을 완료한다.반가산기 ... File 선택한 후 파일 이름을 설정한다.위의 파일을 연 후에 다음과 같이 핀설정을 한다.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 Verilog

  리포트 | 17페이지 | 1,000원 | 등록일 2016.04.06

  다운로드 장바구니
• 

  Application Design Ⅰ7-segment and Piezo Control

  HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. ... Static 7-Segment 컨트롤러Project Navigator를 실행한다.New Project를 HDL로 만들고 프로젝트를 실행할 폴더를 생성한다.다음과 같이 Setting한 ... 후 생성을 완료한다.Static 7-Segment 컨트롤러를 설계하기 위해 Source를 작성 후 프로젝트에 Source를 추가한다.데이터 전송 회로를 Synthesize XST,

  리포트 | 16페이지 | 1,000원 | 등록일 2016.04.06

  다운로드 장바구니
• 

  기초회로실험 프로젝트 보고서 : Equalizer 설계

  2013-2 Basic Circuit Experiments2013-2 Basic Circuit Experiments Project : 이퀄라이저 설계프로젝트 결과 보고서(기초회로실험 ... 필터의 통과대역이 평평하고 차단특성이 좋은 경우경우 2) 필터의 통과대역이 구분되기는 하나 평평하지 못하고 차단 특성이 좋지 못한 경우위의 비교 결과를 참고하여 이번 이퀄라이저 설계 프로젝트에서

  리포트 | 8페이지 | 1,000원 | 등록일 2016.06.26

  다운로드 장바구니
• 

  Combinational Logic Design Ⅱ Decoder, Encoder and Mux

  HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. ... 방법)실험을 통해 구하고자 하는 데이터와 이를 획득하기 위한 실험 순서Inlab 1. 3x8 디코더Project Navigator를 실행한다.New Project를 HDL로 만들고 프로젝트를 ... File 선택한 후 파일 이름을 설정한다.위의 파일을 연 후에 다음과 같이 핀설정을 한다.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 Verilog

  리포트 | 16페이지 | 1,000원 | 등록일 2016.04.06

  다운로드 장바구니
• 

  Sequential Logic Design Ⅰ Flip-Flop, Register and SIPO

  HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. ... 데이터 전송 회로Project Navigator를 실행한다.New Project를 HDL로 만들고 프로젝트를 실행할 폴더를 생성한다.다음과 같이 Setting한 후 생성을 완료한다.데이터 ... File 선택한 후 파일 이름을 설정한다.위의 파일을 연 후에 다음과 같이 핀설정을 한다.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 Verilog

  리포트 | 13페이지 | 1,000원 | 등록일 2016.04.06

  다운로드 장바구니
• 

  디지털회로실험 프로젝트(D-Day 계산 Calender)

  설계 목표 및 조건Verilog를 통해 현재의 시간을 설정 가능한 달력을 설계한다.

  리포트 | 19페이지 | 5,000원 | 등록일 2014.05.03 | 수정일 2015.08.14

  다운로드 장바구니
• 

  논리회로실험 5주차 결과보고서

  . module 다음에 프로젝트 명을 입력해준다. input과 output를 설정하여 주고, F와 S에 대해 assign이라는 명령어를 쓴 뒤 문장을 적어준다.? ... 끝은 module과 endmodule로 끝난다. module 다음에 프로젝트 명을 입력해준다. input과 output를 설정하여 주고, F와 S에 대해 assign이라는 명령어를 ... F = AB` + A`B`C와 S = B`( A+C )에 대해 Verilog HDL을 만들고 Modelsim을 이용해서 결과 파형을 작성한다.모든 Verilog HDL 문법의 시작과

  리포트 | 6페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

  다운로드 장바구니
• 

  전자전기컴퓨터설계실험2(전전설2)2주차결과

  Verilog에 값을 입력왼쪽의 그림은 전가산기의 verilog이다. 다음의 그림에서 빨간 네모 안의 값은 초기값을 의미하는데 그 후 임의로 값을 설정 가능하다. ... Schematic 시트를 생성Schematic 으로 새로운 프로젝트를 생성하고 Schematic 파일을 생성한다.2. ... 따라서 순차적으로 사용하지 않을 경우엔 새롭게 프로젝트 파일을 생성하는 등 파일을 구분하여 동작시킬 필요가 있다.3. 불러오기다음과 같은 오류가 발생 가능하다.

  리포트 | 15페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

  다운로드 장바구니
• 

  verilog HDL를 이용한 택시미터기 구현

  할증 상태에 따라 LED상태가 변화한다. 1) 낮일 때 - ring카운터 2) 밤일 때(할증) - johnson카운터파일 구성 - 프로젝트 파일(폴더), 모듈별

  리포트 | 9,900원 | 등록일 2015.12.16 | 수정일 2020.11.12

  다운로드 장바구니
• 

  전자전기컴퓨터설계실험2(전전설2)2주차예비

  Schematic 시트를 생성Schematic 으로 새로운 프로젝트를 생성하고 Schematic 파일을 생성한다.2. ... Verilog에 값을 입력왼쪽의 그림은 전가산기의 verilog이다. 다음의 그림에서 빨간 네모 안의 값은 초기값을 의미하는데 그 후 임의로 값을 설정 가능하다. ... 예를 들어 왼쪽의 그림은 초기값이 a,b,c =0 이고 250ns 후 부터는 그 값이 변경된다는 점을 알 수 있다.아이심 자체에서 그 값을 넣어줄 수 있으나 이렇게 verilog 단계에서

  리포트 | 12페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

  다운로드 장바구니
• 

  Combinational_Logic_Design_Ⅰ_Arithmetic_Logic and Comparator

  HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. ... 반가산기Project Navigator를 실행한다.New Project를 HDL로 만들고 프로젝트를 실행할 폴더를 생성한다.다음과 같이 Setting한 후 생성을 완료한다.반가산기 ... File 선택한 후 파일 이름을 설정한다.위의 파일을 연 후에 다음과 같이 핀 설정을 한다.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 Verilog

  리포트 | 32페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

  다운로드 장바구니
• 

  Sequential-Logic-Design-Ⅱ-FSM and Clocked-Counter

  HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. ... File 선택한 후 파일 이름을 설정한다.위의 파일을 연 후에 다음과 같이 핀설정을 한다.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 Verilog ... Moore MachineProject Navigator를 실행한다.New Project를 HDL로 만들고 프로젝트를 실행할 폴더를 생성한다.다음과 같이 Setting한 후 생성을 완료한다.Moore

  리포트 | 25페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

  다운로드 장바구니
• 

  VLSI sequence dectector 설계

  언어를 처음 배웠고 modelsim이라는 프로그램도 이번 프로젝트를 하면서 처음 써 봤다. ... Sequence Detector 설계-이번학기 VLSI에서는 verilog code를 이용해서 sequence detector를 설계 하였다.project schematic은 아래 ... 그래도 처음으로 사용해본 언어라서 많은 시행착오가 있었다. verilog는 기본적인 structure는 C언어와 비슷하지만 막상 해보면 C언어와는 전혀 딴판이다.

  리포트 | 8페이지 | 2,000원 | 등록일 2009.09.15

  다운로드 장바구니
• 

  verilog HDL을 이용한 LED주사위 설계 피피티 (자판기 or 신호등)

  주사위 설계 프로젝트를 통하여 팀원들 간에 Verilog HDL 언어를 이용한 코딩 기술에 대해서 좋은 정보를 함께 공유해본다 . ... 팀원들 간에 적절한 업무 분담을 통해서 효율적인 프로젝트 진행기술에 대해서 직접적으로 체험해본다 .PLD(FPGA) PLD (Programmable Logic Device) 제조 후 ... 또한 간단한 동작원리로 동작하는 주사위 값을 LED 로 표현하는 회로를 Verilog HDL 언어를 이용하여 직접 코딩하고 , Verilog HDL 언어를 조금 더 숙련되게 사용하고자

  리포트 | 14페이지 | 1,500원 | 등록일 2013.07.16

  다운로드 장바구니
• 

  전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습3 [예비레포트]

  Verilog code는 아래 그림21과 같다.그림 SEQ 그림 \* ARABIC 21 4BIT 감산기 code4BIT 감산기의 핀설정 code는 아래 그림22와 같다.그림 SEQ ... 프로젝트를 생성한다.2. Text File을 통해 Source를 작성함으로써 반가산기 로직을 설계한다.3. 올바른 컴파일과 핀설정을 한다.4. ... 프로젝트를 생성한다.2. Text File을 통해 Source를 작성함으로써 전가산기 로직을 설계한다.3. 올바른 컴파일과 핀설정을 한다.4.

  리포트 | 19페이지 | 1,000원 | 등록일 2017.10.19

  다운로드 장바구니
• 

  [합격자소서]16년 하반기 SK하이닉스

  이 프로젝트는 다른 프로젝트보다 어려웠지만 성공하면 좋은 학점을 기대할 수 있었기에 선택하게 되었습니다.프로젝트를 받고 일주일 동안 시작도 못 하고 끙끙대기만 했습니다. ... ]저에게 가장 어려웠던 경험은 3학년 2학기 ‘집적회로설계’라는 과목에서 선택한 프로젝트였습니다. 3개의 프로젝트 중 'Ring Oscillator'설계를 선택하게 되었습니다. ... 기본적인 프로젝트의 성향과 방향을 찾은 다음엔, 빠른 속도로 진행되어 마감일까지 성공적인 프로젝트를 제출할 수 있었습니다.성공 요인은 모든 것을 쏟았기 때문이라고 생각합니다.

  자기소개서 | 5페이지 | 3,000원 | 등록일 2016.12.13

  다운로드 장바구니
• 

  전자전기컴퓨터설계실험2(전전설2)6주차예비

  HDL project를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. ... 실험의 목적(Purpose of this Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2 ... 이를 통해 데이터 전송과 저장에 대한 개념을 알고 이를 코드로 구현하는 실험이었으며 verilog를 사용하는데 있어서 문제점과 주의점을 상기하고 깨닫을 수 있는 실험이었다.Ⅵ.

  리포트 | 12페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

  다운로드 장바구니