"VHDL코드 보고서" 검색결과 41-60 / 132건

• 

  시립대 전전설2 A+ 2주차 예비레포트

  전자전기컴퓨터설계실험 II예비보고서Lab-02 Data Flow Modeling과목: 전자전기컴퓨터설계실험 II담당 교수: 교수님학과: 전자전기컴퓨터공학부학번:이름:제출일:목차1. ... , clear, 출력: q, qbarTest bench의 Stimulus는 아래와 같은 코드를 사용해라. ... 동작을 기술(표현)할 수 있는 언어- 하드웨어 소자, 구조, 동작 등을 텍스트 기반으로 표현 가능- 입출력 논리 간의 관계 및 동작을 기술- 시뮬레이션 및 검증대표적인 HDL- VHDL

  리포트 | 27페이지 | 2,000원 | 등록일 2024.09.08

  다운로드 장바구니
• 

  디지털공학실험 09. UPDOWNCounter 결과

  < UP_DOWN Counter 순차회로 결과보고서 >VHDL 코드[ Counter VHDL Module Code ]library IEEE;use IEEE.STD_LOGIC_1164 ... IEEE.NUMERIC_STD.ALL;-- Uncomment the following library declaration if instantiating-- any Xilinx primitives in this code ... counter_up_down_operation;architecture Behavioral of counter_up_down_operation issignal count_temp :

  리포트 | 5페이지 | 1,000원 | 등록일 2017.06.29

  다운로드 장바구니
• 

  디지털공학실험 09. ROM,RAM 결과

  < ROM, RAM 순차회로 결과보고서 >VHDL 코드[ ROM VHDL Module Code ]library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_arith.all ... IEEE.NUMERIC_STD.ALL;-- Uncomment the following library declaration if instantiating-- any Xilinx primitives in this code ... ROM;architecture Behavioral of ROM istype ROM_Array is array (0 to 3) of std_logic_vector(7 downto 0);constant

  리포트 | 12페이지 | 1,000원 | 등록일 2017.06.29

  다운로드 장바구니
• 

  디시설 - 수 정렬회로 설계

  결과 보고서( 수 정렬회로 설계 )제목수 정렬회로 설계실습 목적정렬회로는 두 수를 입력받아 크기를 비교한 후 큰 수를 max 7-세그먼트 FND에, 작은 수를 min 7-세그먼트 FND에 ... 결과크기비교기VHDL코드- 코드해석 :package를 선언함으로써 사용자 함수나 사용자 데이터 타입을 선언할 수 있으며, VHDL에서는 subtype을 정의할 수 있다. subtype은 ... 코드를 정상적으로 작성하였다는 것을 알 수 있다.수 정렬회로VHDL- 코드해석 : 1~6행에서 입력과 출력 범위를 정하기 위해, package에 입력 데이터의 비트 수와 입력이 가질

  리포트 | 7페이지 | 1,000원 | 등록일 2019.07.20

  다운로드 장바구니
• 

  디시설 - 기본적인 디지털 논리회로 설계

  결과 보고서( 기본적인 디지털 논리회로 설계 )제목기본적인 디지털 논리회로 설계실습 목적본 실습에서는 기본 논리 게이트로 구성된 회로를 Schematic과 VHDL로 각각 설계하여 ... 접하고 VHDL로 코드를 짜기 전까지는 일반적인 소프트웨어 프로그래밍과 VHDL 코드의 차이를 잘 몰랐다. ... 설계한 HDL 코드를 컴파일하고 시뮬레이션한 결과를 Schematic으로 설계했을 때와 비교하 라.- 2번에서 설계한 VHDL 코드를 컴파일하고 Vector Waveform File로

  리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

  다운로드 장바구니
• 

  디시설 - 멀티플렉서, 디멀티플렉서 설계

  결과 보고서( 멀티플렉서, 디멀티플렉서 설계 )제목MUX, DEMUX 설계실습 목적멀티플렉서는 여러 개의 입력을 하나의 출력으로 전송한다. ... VHDL 코드 분석- 라이브러리 지정 후, entity 선언을 한 후 순차기술문 또는 병행기술문으로 멀티플렉서 구현 이 가능하다. ... 따라서 이번 실습에서는 멀티플렉서와 디멀티플렉서의 동작을 이해하고 VHDL 코드를 작성하여 설계한다.실습 내용실습 결과MUX1. 멀티플렉서(MUX: MUltiplexer)란?

  리포트 | 7페이지 | 1,000원 | 등록일 2019.07.20

  다운로드 장바구니
• 

  디시설 - 패리티 발생기, 검사기 설계

  결과 보고서( 패리티 발생기, 검사기 설계 )제목패리티 발생기, 검사기 설계실습 목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. ... 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 대해 알아본다.실습 내용실습 결과패리티 발생기 VHDL 코드- 코드 주요 내용generic : generic은 파라미터의 ... 코드- 코드 주요 내용Procedure : procedure는 VHDL 서브프로그램의 한 가지 형태이며, 로컬 변수와 실행 문장들로 구성된다. procedure는 architecture

  리포트 | 6페이지 | 1,000원 | 등록일 2019.07.20

  다운로드 장바구니
• 

  디시설 - 전가산기, 전감산기 설계

  결과 보고서( 전가산기, 전감산기 설계 )제목전가산기, 전감산기 설계실습 목적전감산기는 한 자리 이진수 뺄셈 시, 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아랫자리에서 발생하는 ... y) + xy② XOR을 사용한 전가산기 VHDL코드 설계- S와 C의 논리식을 전개한 후 간략화 하다보면 S = x?y?z, C = z(x? ... 전가산기를 세 가지의 다양한 VHDL 코드로 작성하였지만 결과는 모두 동일하였다.논리식1.

  리포트 | 9페이지 | 1,000원 | 등록일 2019.07.20

  다운로드 장바구니
• 

  디시설 - 인코더, 디코더 설계

  결과 보고서( 인코더, 디코더 설계 )제목인코더, 디코더 설계실습 목적디코더는 n개의 입력과2^{ n}개의 출력을 갖지만, 인코더는2^{ n}개의 입력을 받아서 인코딩된 n개의 출력을 ... VHDL 코드- 입력 3bit, 출력 8bit, enable 신호 1bit 인 3X8 디코더 코드를 작성하였다.entity선언인 4~8행에서 x와 D는 논리형 벡터 선언을 하였으며, ... VHDL 코드- 입력 8bit, 출력 3bit, enable 신호 1bit 인, valid 1bit 8X3 우선순위 인코더 코드를 작성하 였다.entity선언인 4~9행에서 d와 A는

  리포트 | 9페이지 | 1,000원 | 등록일 2019.07.20

  다운로드 장바구니
• 

  디시설 - 4비트 가산감산기 , BCD 가산기

  결과 보고서( 4비트 가산/감산기 , BCD 가산기 )제목4비트 가산/감산기 , BCD 가산기실습 목적BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다. ... 이 실습에서는 BCD로 입력되는 두 수를 더한 2진 결과를 다시 BCD로 출력하기 위해 BCD로 변환하는 과정을 실습한다.실습 내용실습 결과4비트 가산기VHDL코드- 코드 주요 내용 ... 'High‘ 일 때 두 번째 자리를 출력하고, 'High'가 아닐 때 첫 번째 자리를 출력한다.4비트 가산기결과3, 3 입력15, 3 입력15, 7 입력9, 9 입력BCD 가산기VHDL코드

  리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

  다운로드 장바구니
• 

  디시설 - ‘1’ 개수 카운터 Leading one 카운터 설계

  결과 보고서( ‘1’ 개수 카운터 / Leading one 카운터 설계 )제목‘1’ 개수 카운터 / Leading one 카운터 설계실습 목적이 실습에서는 입력되는 이진 벡터에서 앞에 ... 이 실습에서는 loop 문을 다양하게 활용하는 방법에 대해 배울 수 있다.실습 내용실습 결과‘1’ 개수 카운터 VHDL 코드- 코드 주요 내용 및 동작 부분 해석for ~ loop문 ... ’stable and clk = ‘1’) …wait until (clk’event and clk = ‘1’);if rising_edge(clk) …- 4문장 모두 clk에 이벤트가

  리포트 | 6페이지 | 1,000원 | 등록일 2019.07.20

  다운로드 장바구니
• 

  디지털공학실험 08. 신호등 결과

  < Traffic Light 결과보고서>VHDL 코드[VHDL Module Code]library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_unsigned.all ... SEC1: STD_LOGIC_VECTOR(3 downto 0) := "0011";beginprocess(clk, clr)beginif clr = '1' thenstate ... ;entity traffic isPort ( clk : in STD_LOGIC;clr : in STD_LOGIC;lights : out STD_LOGIC_VECTOR (5 downto

  리포트 | 6페이지 | 1,000원 | 등록일 2017.06.29

  다운로드 장바구니
• 

  논리회로설계실험 FlipFlop Register 예비보고서

  논리회로설계 실험 예비보고서 #7실험 6. 조합 회로 설계- Flip-flop, Register실험 목표Latch와 Flip-flop 그리고 레지스터에 대하여 알아 본다. ... 논리기호회로도VHDL 코드소스코드테스트 벤치 코드Waveform실험 2. ... 시프트 레지스터 VHDL 코딩구조적 모델링 소스코드테스트 벤치 코드Waveform출처위키백과‘플립플롭’ Retrieved May 09, 2017, from< https://ko.wikipedia.org

  리포트 | 6페이지 | 1,000원 | 등록일 2018.01.10

  다운로드 장바구니
• 

  디지털공학실험 07. 직렬덧셈기 결과

  < 순차 회로 직렬 가산기 With Accumulator 결과보고서>실험serial adder는 2개의 시프트 레지스터가 Full Adder로 입력하여 더해진 출력값을 다시 1개의 ... 수업자료의 직렬가산기의 Operation과 그를 통한 상태표와 상태그래프를 통해서 VHDL 모듈 코드를 작성했다. ... [회로][VHDL Module Code]x를 4비트로 잡고 0101 이라는 초기값을 저장하였다.y를 4비트로 잡고 0110 이라는 초기값을 저장하였다.ci는 0이라고 설정하였다.xout

  리포트 | 3페이지 | 1,000원 | 등록일 2017.06.29

  다운로드 장바구니
• 

  아주대 논리회로실험 프로젝트 FPGA를 통한 VHDL 구현 프로젝트 - 비밀번호

  .vhd 파일로 제출하므로 보고서에 기재하지 않았습니다.①Shifting fuction② 소스 코드 단순화--button position------------------------ ... coding에 대해서도 깊은 이해를 할 수 있었다. ... 더 나아가 이번 프로젝트의 결과도 같이 합심하여 좋은 결과를 만들어 냈다고 생각한다.[ Appendix : 추가 개선 Source code ]-- 프로젝트에 쓰인 Source code는

  리포트 | 28페이지 | 3,500원 | 등록일 2016.07.09

  다운로드 장바구니
• 

  논리회로설계실험 스톱워치 설계과제2 결과보고서

  논리회로설계 실험 설계과제 보고서 #2Stopwatch실험 배경 및 목표VHDL을 이용한 여러가지 VHDL표현 방식에 대해서 이해하였으며 그에 따른 여러 조합회로와 순차회로 설계를 ... 이를 사용하여 Xilinx(Spartan 3)를 이용하여 Stopwatch 코드를 설계하여 보았다.선언부 소스코드Stopwatch에서 사용될 input과 output을 선언해 주었다 ... 또한 VHDL로 작성된 코드를 RoV-Lab3000을 사용하여 직접 하드웨어로 구현해 보며 사용법에 대하여 완벽히 숙지하였다.

  리포트 | 9페이지 | 8,000원 | 등록일 2018.01.10

  다운로드 장바구니
• 

  디지털회로 결과 보고서[부울대수(Karnaugh Map]

  디지털 회로 실험 결과 보고서 #3실험 3. Karnaugh map과 목담당교수제 출 일분반/조학 번이 름1. ... MAX PLUS에 서와 동일한 출력 값을 같은 입력 값을 주었을 때 얻었다.② Don't care term-F(A,B,C)= sum _{} ^{} m(3,4,6,7)+ sum _{} ... Graphic editor에서의 모습으로 회로를 구성하는 데에서 한계를 느껴 VHDL 텍스트 코딩을 확인하며 실제 회로를 구 성하였다.

  리포트 | 5페이지 | 1,000원 | 등록일 2018.06.12 | 수정일 2018.11.29

  다운로드 장바구니
• 

  논리회로설계실습-FSM-예비보고서

  논리회로설계 실험 예비보고서 #9실험 9. 순차회로 설계 - FSM실험 목표FSM의 두 종류인 밀리 머신과 무어 머신에 대하여 이해하고 VHDL에서의 사용법을 이해한다. ... 이 후 무어 머신을 사용하여 커피 자판기 작동을 VHDL로 코드를 작성해 본 후 테스트 벤치 코드를 사용하여 소스코드가 정상적으로 작동하는지 확인해 본다.예비 이론FSM (Finite ... docId=824356&cid=50376&categoryId=50376>‘채터링 방지 회로’, Retrieved May 19, 2017, from< http://hiems-nguis.tistory.com

  리포트 | 6페이지 | 1,000원 | 등록일 2018.01.10

  다운로드 장바구니
• 

  논리회로실험 - 제 7장 3비트 updown counter로 binary와 gray 코드로 설계 결과보고서

  과 목 : 논리회로설계과 제 명 : 결과보고서 7담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 5 / 221. ... 코드를 구성하는 기본 설정(1)설계 사항-Binary/Gray code를 설계한다. ... (Binary code & Gray code)(1)state table(2)state diagram5)Binary/Gray counter-Binary counter10진법을 2진법으로

  리포트 | 20페이지 | 1,000원 | 등록일 2014.08.15

  다운로드 장바구니
• 

  [임베디드하드웨어]Xillinx및 VHDL기반의 숫자야구게임

  임베디드하드웨어 시간에 했던 Xillinx툴 및 VHDL기반의 코딩언어를 이용한 숫자야구게임최종보고서 및 프로그램소스코드 및 발표자료 전부 포함입니다.

  리포트 | 3,000원 | 등록일 2016.10.29 | 수정일 2016.11.01

  다운로드 장바구니