"VHDL코드 보고서" 검색결과 121-132 / 132건

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  카운터결과보고서

  실험제목: 카운터(결과보고서)- 목 차 -1. 예비조사 및 실험 내용의 이해1.1 카운터란? ... Asynchronous Counter의 VHDL 설정① clk, rst를 INPUT, cnt를 OUTPUT설정② PROCESS 선언③ IF, ELSEIF 조건 구문 설정* 플립플롭의 ... synchronous Counter의 VHDL 설정① clk, rst를 INPUT, cnt를 OUTPUT설정② PROCESS 선언③ IF, ELSEIF 조건 구문 설정* 플립플롭의

  리포트 | 12페이지 | 1,500원 | 등록일 2009.05.25

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  [ASIC] VHDL, Verilog, SystemVerilog의 비교

  많은 설계자와 단체들은 다른 언어로의 전환을 고민한다.이 보고서는 3가지의 일반 HDL 의 기술적 특징을 비교하겠다.· VHDL(IEEE-Std 1076) : 다양한 인증, 합성(실행 ... 보고서 마지막의 도표는 좀 더 자세한 특성별 비교를 나타낸다.VHDLVHDL은 막강하고 풍부하게 typed 언어이다. ... 툴이 소스코드를 검사해야 하므로, 컴파일은 다소 느려지는 경향이 있다. run-time checks가 가능할 때 checking overhead 때문에 시뮬레이션도 또한 느려진다.

  리포트 | 7페이지 | 1,500원 | 등록일 2008.04.03

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  디코더인코더 예비보고서

  실험제목: 디코더, 인코더(예비보고서)- 목 차 -1. 예비조사 및 실험 내용의 이해1.1 디코더, 인코더란? ... D0L L L L1L L L H2L L H L3L L H H4L H L L5L H L H6L H H L7L H H H8H L L L9H L L L1.4 구동방식(VHDL)1.4.1 ... 디코더는 2개의 입력과 최대 4(22)개의 출력으로 구성되며, 2비트의 2진수가 입력되면 4개의 출력 중에서 그에 대응하는 1개의 출력선을 선택해 주는 조합 논리 회로디코더는 2진 코드

  리포트 | 7페이지 | 1,000원 | 등록일 2009.05.03

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  제 9장 (결과) 연산 회로 설계 실험

  예비보고서를 작성할 때 제작한 코드를 이용하였는데, 오타가 많아서 한번에 컴파일 하는 것에 어려움이 있었다. input과 output 의 프로퍼게이션 딜레이는 위에서 계산하였듯이 그 ... 연산 회로 설계 실험 결과 보고서표 9-4 4비트 덧셈기/뺄셈기의 진리표입 력출 력AiBiAdd/SubtractS3S2S1S0오버플로우34+011102-3-01010-42+1110074 ... 완성 모습 > ( 예비보고서에 부족했던 점 많아서 고친 소스를 올립니다 )module ALU (A, B, S, M, D, F);input[3:0]A;input[3:0]B;input

  리포트 | 7페이지 | 1,500원 | 등록일 2007.11.03

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  디코더 인코더 결과보고서

  실험제목: 디코더, 인코더(결과보고서)- 목 차 -1. 예비조사 및 실험 내용의 이해1.1 디코더, 인코더란? ... D0L L L L1L L L H2L L H L3L L H H4L H L L5L H L H6L H H L7L H H H8H L L L9H L L L1.4 구동방식(VHDL)1.4.1 ... 디코더는 2개의 입력과 최대 4(22)개의 출력으로 구성되며, 2비트의 2진수가 입력되면 4개의 출력 중에서 그에 대응하는 1개의 출력선을 선택해 주는 조합 논리 회로디코더는 2진 코드

  리포트 | 26페이지 | 1,500원 | 등록일 2009.05.25

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  Vhdl을 이용한 8x1 MUX 설계

  본 보고서의 Problem statement부분의 그림을 참고하면 output이 다른 MUX의 input으로 입력되는 것은 총 6개이다. ... ---- Uncomment the following library declaration if instantiating---- any Xilinx primitives in this code ... Xilinx92i/mux/mux2/tb_mux8.vhd-- Project Name: mux2-- Target Device:-- Tool versions:-- Description:---- VHDL

  리포트 | 6페이지 | 2,000원 | 등록일 2009.11.12

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  VHDL 을 이용한 디지털 시계 만드는 최종 보고서

  VHDL 최종 보고서목 차 설계의 목표 자료조사 사용부품 사용장비 구현방법 기대효과 일정계획 ( 블록도 ) 프로그램 소스설계의 목표 무엇을 만들 것인가 ? ... 요하는 운동경기나 , 음식 조리 같은 경우에 사용이 가능한 것으로 시간을 정확하게 재는데 사용됩니다 .일정계획 11 월 2 일까지 : 서적 및 인터넷 조사 11 월 9 일까지 : 소스코드 ... clk100'event and clk100 ='1' ) then if( cnt100=0 or cnt100=5) then clk10 = not clk10; end if; if( cnt100

  리포트 | 20페이지 | 2,000원 | 등록일 2010.12.23

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  논리 회로 VHDL 프로젝트 (가산기, 반가산기, 전가산기 소스코드, 사진, 파형, 캡쳐 모두 게재)

  VHDL 프로젝트 보고서가산기(adder)디지털 컴퓨터들은 다양한 정보처리 작업을 수행한다. ... -----------------반가산기 소스 코드------------------------- Designer : JB-- Date : 2007.12.01library ieee;use ... -- x, y, c_in, s_out, c_out -> x, y, c_in, s_out, c_out 5개의 변수가 5개의 signalbeginFA : full_adder port map

  리포트 | 9페이지 | 5,000원 | 등록일 2008.11.18

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  [디지털논리회로] dash Watch (STOP WATCH) VHDL로 설계하기[쿼터스]

  최종 보고서?< DASH WATCH >목 차0. ... 이것을 보고 진행자는 굳이 번거롭게 초시계를 일일이 대조할 필요 없는 편리함이 있을 것 같아서 이 기능을 추가하였다.이것으로 컴퓨터구조 텀 프로젝트 보고서를 마치겠습니다. ... VHDL 코딩 --------------------------------------- 610.

  리포트 | 30페이지 | 2,500원 | 등록일 2009.05.09

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  논리회로 설계실험 농구전광판

  따라서 이번 보고서에서는 상세히 다루지 않겠다.ㄷ)SEGMENT_DRIVER entityentity SEGMENT_DRIVER isPort ( FPGA_CLK : in STD_LOGIC ... )농구 전광판에 들어갈 기능은 타이머 기능, 점수의 감 가산 기능 등이 들어간다.3)전광판의 결과물은 LCD와 SEVEN_SEGMENT에 출력 할 수 있다.4)한 학기 동안 배운 VHDL을 ... 전의 소스코드보다 간단해 진다는 것을 알 수 있었다.ㄹ)BASKETBALL_DATA entityentity BASKET_DATA isPort ( FPGA_RSTB : in STD_입력switch

  리포트 | 24페이지 | 2,000원 | 등록일 2009.07.10

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  [디지털설계] VHDL로 구현한 vending Machine(자동판매기)

  ━━━━━━━━━━━━━━━━━━━━{목원대학교 정보통신전파학부━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━{Term-Project 최종 보고서 ... Source code○ appendix B. Total block diagram○ appendix C. ... 우리가 사용하는 자판기를 VHDL로도 구현할 수 있을 것이라 고 생각하고 이와 같이 주제로 선정하게 되었다.○ 추가된 IDEA: 인터넷와 참고서에 나타나 있는 소스들에는 기본적인 자판기의

  리포트 | 26페이지 | 3,000원 | 등록일 2003.12.12

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  [OFDM]FPGA를 이용한 OFDM 모뎀 구현

  언어학습 및 FFT 블록 HDL구현UART 블록 HDL구현MFC를 이용해 OFDM Client 제작합성 및 디버깅최종보고서 작성1.2 기존연구1.2.1 OFDM 이론1) OFDM ... 각 픽셀은 unsigned char 형태로 저장되어 전송된다. ... 학습Xilinx ML310 Development board 학습Ethernet MAC 합성 및 ImplementationOFDM 이론 학습OFDM 알고리즘 MATLAB 시뮬레이션VHDL

  리포트 | 81페이지 | 10,000원 | 등록일 2005.12.18

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