"VHDL코드 보고서" 검색결과 81-100 / 132건

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  순차회로 설계 - 카운터 결과보고서

  논리회로설계실험과 제 명 : 순차회로 설계 - 카운터담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 5. 22논리회로설계 실험 결과보고서 ... 실험 결과- 실험 1. 4비트 비동기식 업카운터 설계(1) 소스 코드- 변수 Y에 2진법으로 0~9까지 오름차순으로 값이 카운팅되면 해당하는 수를 1개의 7 segment로 출력하는 ... 설정하였다.(2) 출력 결과- 0.5초 주기로(2Hz) 7 segment에 0부터 9에 해당하는 출력이 반복적으로 나타났다.- 실험 2. 8비트 존슨 카운터 설계(1) 소스 코드-

  리포트 | 6페이지 | 1,000원 | 등록일 2014.07.25

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  06 논리회로설계실험 결과보고서(순차회로)

  논리회로설계 실험 결과보고서 #6실험 6. 순차회로 설계1. ... JK 플립플롭 VHDL 코딩(1) JK FF 진리표JKQ(T+1)00Q(t)01010111Q’(t)(2) 설계 내용1) 소스 코드2) 테스트 벤치3) Wave Form4) 결과 분석VHDL을 ... D FF 진리표CLKDQ(T+1)100111(2) 설계 내용1) 소스 코드 D FF2) 소스 코드 - 구조적 설계3) 테스트벤치4) Wave Form5) 결과 분석8비트 시프트 레지스터를

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  07 논리회로설계실험 결과보고서(RoV)

  논리회로설계 실험 결과보고서 #7실험 7. RoV Lab7000 사용법1. ... 스위치 입력에 따라 led 점등이 되는 것을 확인 할 수 있다.실험 2. 7 segment에 HELLO 출력1) 소스코드2) 결과3) 결과 분석if문에서 입력 digit_con의 각 ... 순서대로 연결되어 있다. if 문에서 digit_con의 1값이 digit_con(5)에서 (4)로 (4)에서 (3)으로 이동하기 때문에 각 7 segment와 연결된다. case

  리포트 | 8페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  01 논리회로설계실험 결과보고서(And, or gate)

  논리회로설계 실험 결과보고서 #1실험 1. 기본게이트 설계1. ... 고찰생소한 VHDL을 이용하여 AND, OR 게이트를 설계 해보고, 주어진 진리표에 맞는 논리회로를 설계하였다. ... 실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.3. 실험 결과실험 1.

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  논리회로설계실험 프로젝트 8Bit 계산기

  논리회로설계 설계 보고서 #11. ... 관련 기술 및 이론(1) BCDBCD(Binary-coded decimal) 코드는 우리말로 ‘이진화 십진법’ 이라 한다. ... 우리는 이 목표를 수행하기 위하여 우선 BCD 계산기와 7 segment를 VHDL을 이용하여 설계하고, 각 회로를 schematic 방법을 이용하여 하나의 회로로 만들기로 하였다.이를

  리포트 | 11페이지 | 2,000원 | 등록일 2015.04.17

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  05-논리회로설계실험-예비보고서

  실험 목표2 bit의 코드를 받아서 N bit의 2진 코드로 해독하는 디코더와 N bit의 2진 코드를 받아 2 bit로 부호화 하는 회로를 VHDL을 이용하여 설계할 수 있다.2. ... 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 8논리회로설계 실험 예비보고서

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  02 논리회로설계실험 결과보고서(전,반가산기)

  논리회로설계 실험 결과보고서 #2실험 2. 반가산기와 전가산기 설계1. ... 전가산기의 진리표전가산기 논리식S = ABCC = AB + C_in(AB)2) 소스코드동작적 모델링자료흐름적 모델링3) 테스트 벤치 코드4) Wave Form(1) 동작적 모델링 결과 ... 실험 목표VHDL을 이용하여 반가산기와 전가산기를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.또한 반가산기 설계 시, Schematic Design을

  리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  vhdl 기본적인 논리회로 설계

  ·VHDL 설계 실습 결과보고서VHDL Lab_01일시2013-9-24전공실습시간학번이름제목기본적인 디지털 논리회로의 설계실습 목적디지털 논리회로는 schematic과 같이 그래픽으로 ... 간소화AB CD00011110001101010000110000100000논리식X = A′C′ + A′D′코드library ieee;use ieee.std_logic_1164.all ... ;entity SimpleGates_vhdl isport(A, B, C, D : in std_logic;X : out std_logic);end SimpleGates_vhdl;architecture

  리포트 | 3페이지 | 1,000원 | 등록일 2013.10.30

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  08 논리회로설계실험 결과보고서(카운터)

  실험 결과실험 1. 8비트 비동기식 업카운터 설계(1) 설계 내용1) 소스 코드2) 핀할당3) 7segment 표시결과4) 결과 분석이번 실험을 하기 전 작성했던 예비보고서에서 설계했던 ... 논리회로설계 실험 결과보고서 #8실험 8. 카운터 설계1. ... 고장전부 off5) 결과 분석예비보고서에서 설계했던 존슨카운터를 바탕으로 실험을 진행하였다.카운터는 8Hz를 목표로 설계되었으므로 주기는 0.125초이다.

  리포트 | 5페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  10-논리회로설계실험-예비보고서

  김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 5. 6논리회로설계 실험 예비보고서 ... 『VHDL을 이용한 디지털 시스템 설계』 CENGAGE, 2008, ‘VHDL 모듈’- 12_순차회로+설계_+FSM PPT- http://satrol.tistory.com/13- http ... semester=972&coursenm=EE112B&codename=33

  리포트 | 6페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  논리회로실험 - 제 1장 기본 논리 게이트 (AND, OR, NOT) 결과 보고서

  과 목 : 논리회로설계과 제 명 : 결과보고서 1담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 3 / 271. ... XOR gate의 진리표와 기호는 다음과 같다.(2)어떻게 이 회로를 구성할 것인가1) VHDL 코드를 구성하는 기본 설정(1)기본 설정AND, OR, XOR 게이트를 한 architecture에서 ... 나머지 3개의 출력게이트가 어떻게 작동하는지 확인해본다.2) architecture 코드library ieee;use ieee.std_logic_1164.all;entity bagic_gate

  리포트 | 8페이지 | 1,000원 | 등록일 2014.08.15

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  논리회로실험 - 제 3장 4bit Carry Lookahead Adder를 이용한 가산기 설계 결과 보고서

  과 목 : 논리회로설계과 제 명 : 결과보고서 3담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 4 / 101. ... 코드를 구성하는 기본 설정(1)전반적인 내용-GP full adder와 Lookahead Carry Generator, 4bit CLA를 설계한다.-2’s complement를 이용한 ... 기본적으로 들어가야 할 코드들을 살펴보자1. GPFullAdderP

  리포트 | 17페이지 | 1,000원 | 등록일 2014.08.15

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  (디지털시스템설계)VHDL RS_Latch

  새 project를 생성하고, 작성된 코드의 synthesis 후 결과 log 파일 화면을 캡쳐 하여 보고서에 삽입하시오.3. ... RS Latch 에 대한 VHDL 코드를 구하시오 단. ... RS Latch 의 VHDL code---------------------------------------------------------------------------------

  리포트 | 7페이지 | 1,000원 | 등록일 2010.12.01

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  아주대 논리회로실험 설계 8by8 multiplier 결과보고서

  논리회로실험 결과보고서논리회로 실험 설계1. ... 최종 선택 알고리즘의 VHDL 소스코드 및 설명- 그냥 긁어오면 코드와 주석을 구별하기 어려워서 캡쳐 하여 첨부하였습니다.- 표준 'VHDL' 패키지VHDL은 데이터 형 및 함수들을 ... 코드 uploading 방법 소개 및 실제 구현 데모1주차 교육 일정은 ‘간단한 덧셈기 VHDL 코드 생성’ 하고 FPGA 업로딩 방법에 대하여 알아보는 시간이었으나, 실제 실험시간에는

  리포트 | 18페이지 | 1,000원 | 등록일 2013.11.29

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  VHDL을 이용한 IR리모컨 구현및 시뮬레이션과 데모

  2010년 12월 전자공학종합설계과제(2) 설계최종보고서IR remote-con Transceiver최아랑 전자공학과 20721767( Choi Ah Rang 20721767 )요 ... Custom Code, Data Code의 정의code의 값이란 버튼을 눌렀을때 정의되는 각 버에에 대응하는 코드값을 말한다.커스텀 코드에 대한 값은 아래와 같다. ... 예를 들면 볼륨+ 버튼을 누르면 0x07의 값이 발생한다.각 숫자 버튼에 대한 code값은 아래와 같다.이 버튼들 중에서 리셋 전원 채널+ 채널- 볼륨+ 볼륨- 리핏 버튼 7가지를

  리포트 | 11페이지 | 4,000원 | 등록일 2010.12.27

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  04 논리회로설계실험 예비보고서(인코더,디코더)

  논리회로설계 실험 예비보고서 #4실험 4. 디코더 엔코더 설계1. ... 실험 목표VHDL 코드를 이용해 Decoder, Encoder 비교기를 설계하는 방법을 익힌다.두 비교기는 Behavioral 표현 방식과 Data Flow 표현 방식으로 설계 한다 ... 예를 들어 10진수나 8진수를 입력으로 받아들여 2진수나 BCD와 같은 코드로 변환해 주는 조합논리회로이다.

  리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  (디지털시스템설계)VHDL Full Adder

  새 project를 생성하고, 작성된 코드의 synthesis 후 결과 log 파일 화면을 캡쳐 하여 보고서에 삽입하시오.4. ... Full_Adder에 대한 VHDL 코드를 구하시오 단. ... FULL_Adder의 VHDL code--------------------------------------------------------------------------------

  리포트 | 8페이지 | 1,000원 | 등록일 2010.12.01

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  05 논리회로설계실험 결과보고서(조합회로)

  논리회로설계 실험 결과보고서 #5실험 5. 조합회로 설계1. ... 실험 목표비교기, MUX, DEMUX, ALU에 대해서 알아본다.VHDL 문법 중 function과 procedure를 이용하여 ALU를 설계해본다.2. ... 소스코드에서 볼 수 있듯이 함수 mux_sum을 이용하여 A+B동작을 수행하게 하였다.

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  논리회로실험 - 제 6장 VDHL의 순차회로 중 shift를 설계 결과보고서

  과 목 : 논리회로설계과 제 명 : 결과보고서 6담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 5 / 151. ... 0.00000025 × 2000000 = 0.5초-Clk_d는 0.5초 동안 “L”이다가 다시 0.5초 동안은 “H”동작을 반복-1Hz의 클럭이 발생(2)어떻게 이 회로를 구성할 것인가1) VHDL ... 일단 KIT에 올리기 전에 코드를 알아보고 이를 작성해 보도록 하자. 세 가지 shift를 만들어야한다. 기본적으로 주어진 코드에서 우리가 부가적인 코드만 작성하면 된다.

  리포트 | 15페이지 | 1,000원 | 등록일 2014.08.15

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  순차회로 설계 - FSM 결과보고서

  논리회로설계실험과 제 명 : 순차회로 설계 - FSM담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 5. 29논리회로설계 실험 결과보고서 ... 결과값을 출력하도록 하는 커피자판기를 Schematic 기법으로 구현하였다.(6) 출력결과- 왼쪽부터 각각 S1, S2, S3의 출력값이다.- S4와 S5의 상태는 출력되지 않았는데, VHDL ... - 스위치- 스위치의 chattering 현상을 방지하기 위해서 clock을 임의로 분주하여 긴 시간 동안의 스위치 입력 값(I)을 스위치의 출력(O)으로 인식하도록 하였다.- chattering

  리포트 | 7페이지 | 1,000원 | 등록일 2014.07.25

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