"VHDL 설계과제" 검색결과 61-80 / 128건

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  Xilinx VHDL을 활용한 슬롯머신 설계

  과제의 필요성주어진 소프트웨어와 하드웨어로 가능한 창의적인 작품을 설계하는 능력과 VHDL코드 작성능력을 향상시키고 팀 프로젝트를 함으로써 역할 분담 및 자기가 할당 받은 일을 수행할 ... 과제의 목표- 설계 제한 요소 반영- 분석 : 주어진 EDA lab 3000은 LCD창 한 개와 7-segment 6개 LED8개 버튼4개가 우리가 B2 : in

  리포트 | 25페이지 | 3,000원 | 등록일 2013.06.01 | 수정일 2019.01.02

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  [7주차] FSM

  과 목 : 논리회로설계실험과 제 명 : FSM 설계담당교수 : 정일섭 교수님학 과 : 전자전기공학과학 년 : 3학년이 름 :제 출 일 :논리회로설계실험 - 4차 실습 과제7조 ( 유광위 ... 프로그래밍 시에도 위에 따라서 설계를 할 수 있다. ... 단점으로는 프로그래밍이 각각의 input마다 각자의 output값을 지정해 주어야하기 때문에 VHDL 프로그래밍 상에서는 다소 비효율적이다.

  리포트 | 9페이지 | 2,000원 | 등록일 2012.06.30

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  디지털 공학 실험[순차회로(검출기)설계]

  설계과목과 목 명디지털공학실험분 반담당교수담당조교설계수행자소 속전자 공학부학 번성 명연 락 처설계과제제목순차회로(검출기)의 설계주 별 설계진행일정설계 1주차: 설계과제 이해 및 과제 ... 제안서 작성설계 2주차: 순차회로의 이론 및 특징 조사설계3주차: 설계 과제에 대한 이론적 출력 확인 및 상태도 상패그래프 천이표 작성설계4주차: MAX PLUS II 의 Toll과 ... 문법을 사용 하여 순차회로를 설계공 학 이 론순차회로의 상태 그래프, 상태도, 천이표, 밀리 머신의 특징VHDL에 사용되는 Toll, MAX PLUS II의 문법과 사용법, 시물레이션

  리포트 | 8페이지 | 1,000원 | 등록일 2011.06.07

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  2017 상반기 신한생명보험 IT직 자기소개서

  수 있습니다.제가 보유하고 있는 두 가지의 차별적 경쟁력이 제가 지원한 IT개발 직무에서 튼튼한 시스템을 만들어 내는데 큰 기여를 할 것이라고 확신합니다.팀 단위 프로젝트(혹은 과제 ... 제가 맡은 역할은 FPGA 설계를 통해 자동차제어부분을 프로그래밍 하였고, 라즈베리파이에서 Python으로 프로그래밍을 통해 이미지처리를 하고, 스레드를 구성하여 서버와 메인프로그램을 ... 컴퓨터정보통신공학 전공으로 하드웨어부터 소프트웨어까지 여러 분야의 수업을 듣고 c언어부터 c++, Python, VHDL, Myssql, Java, Linux 등 다양한 언어로 프로그래밍을

  자기소개서 | 3페이지 | 4,500원 | 등록일 2017.02.26

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  [A+자료] VHDL를 이용한 신호등 설계 입니다.

  논리회로 설계 과제< 신호등 설계 >과 목 명담당교수소 속팀 원제 출 일1. 목적이번 설계의 목적은 VHDL을 이용해서 사거리 신호등 시스템을 구현하는 것이다.

  리포트 | 6페이지 | 3,000원 | 등록일 2012.06.17

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  2014년도 하반기 만도헬라일렉트로닉스 연구개발 합격자기소개서

  긍정적이고 웃음기 많은 얼굴로 타부서의 사원들과 상호협력적인 관계를 유지하여 과제를 훌륭히 해결하겠습니다.-보완점-1. ... C언어, Matlab, VHDL의 코딩 Tool과 Simulink, P-Spice의 시뮬레이션 Tool을 능숙하게 다루어 엔지니어로서 제가 원하고자 하는 알고리즘을 구현할 수 있습니다 ... 현 부서에서 자기력의 손실을 감안한 설계변경을 통해 Core와 Magnet의 자기평형을 맞춰 EM 특성을 개선시킨 경험이 있습니다.3. 적을 만들지 않습니다.

  자기소개서 | 2페이지 | 3,000원 | 등록일 2015.09.02

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  볼링스코어 레포트

  않는 이상, 유지 보수의 필요성이 없기 때문에 VHDL로 프로그래밍 하기 적합하다고 판단하였다.이 프로젝트의 목표는 논리회로를 VHDL을 이용하여 설계하여 실제 볼링장에서 사용할 수 ... 하기위한 논의6월 7일1차 코딩- Test Bench 전까지 코딩 완료6월 8일1차 코딩 내용 확인- Text Bench 결과 확인- 수정 보완할 점 논의2차 코딩- 개선 방향 개별 과제로 ... 과 목 : 논리회로설계실험과 제 명 : Term Project(볼링점수카운터설계)담당교수 : 조준동 교수님학 과 : 전자전기공학전공제 출 일 : 2011. 06. 21 (화)Midterm

  리포트 | 18페이지 | 5,000원 | 등록일 2011.08.26

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  [토끼] 10진 카운터 VHDL 구현 및 합성, 분석 _ 상세 설명, 코드 기재

  현재 졸업 작품은 Transistor 레벨로 10진에서 100진 카운터 까지 완성했으며 glitch현상 때문에 초반에 설계하는데 있어서 애를 먹은 경험이 있었는데 이번 과제에서 다시 ... 우리가 이번시간에 확인하고자 하는 글리치 현상은 훨씬 줄일 수 있을 것이고 시뮬레이션 프로그램에 설정된 파라미터도 좀더 개선되어 질거라 생각된다.(1-1) 10진 카운터의 구현 - Vhdl ... 설계로서는 한계가 있고 지금 현재 배우고 있는 ULSI의 지식을 빌려보자면 t=RC라는 문제로 귀결된다.

  리포트 | 16페이지 | 5,000원 | 등록일 2013.01.16 | 수정일 2020.07.13

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  4개의 입력과 1개의 출력을 가지는 회로를 여러 가지 방식으로 표현하고 이를 VHDL로 표현

  Team-project과제 44개의 Input A, B, C, D를 이용하여 1개의 Output S를 출력하는 회로를 설계하여 이를 VHDL로 표현한다. ... 토의지난 과제3은 입력이 4개, 출력이 1개인 어떤 회로 설계 문제를 제시하고 다양한 방법으로 표현을 해 D Gate의 설계였다. ... 토의이번 과제4를 함으로써 평소에 실습시간에 실습한 것 외에도 직접 문제를 제시하고 문제 제시에 의거한 입력 4개와 출력 1개를 설계하여 다양한 방식(And, Or, Not Gate

  리포트 | 34페이지 | 7,000원 | 등록일 2010.06.24

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  [디시설] 7segment를 이용한 학번 출력하기

  이번 설계 7segment로 학번을 클럭에 동기화 시켜 파형 발생은 좀 더 쉽게 설계가 가능하였지만 이번 단원에서 배운 플립플롭에 의한 설계를 통해서 과제를 해보고자 플립플롭으로 설계를 ... 하였고 클록이 아닌 플립플롭에 의해서는 쉽게 설계할 수 있었지만 클럭을 발생하여 플립플롭들과 동기화 시키는 과정에서 변수선언의 오류로 오랜 시간 디버깅하는 과정을 통해서 VHDL에 ... 나름대로 신경을 써서 만든 만큼 뿌듯한 설계였다.

  리포트 | 10페이지 | 3,000원 | 등록일 2011.07.11

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  4-bit Right Shift Register

  right shift register이므로 데이터를 오른쪽 방향으로 쉬프트 하는 vhdl 코드를 설계한다.② Describe how do you solve the problem.4bit ... Describe what is the problem.4 bit shift register는 클럭(CLK)이 인가될 때 왼쪽 또는 오른쪽 방향으로 데이터를 쉬프트 하는 것인데 이번 과제는 ... Purpose4 bit shift register의 동작원리와 기능을 이해한다. vhdl code안에서 process문과 if문이 어떻게 쓰이는지도 알아본다.

  리포트 | 9페이지 | 1,500원 | 등록일 2011.06.06

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  [6주차] Memory

  과 목 : 논리회로설계실험과 제 명 : RAM 설계담당교수 : 정일섭 교수님학 과 : 전자전기공학과학 년 : 3학년이 름 :제 출 일 :논리회로설계실험 - 4차 실습 과제7조 ( 유광위 ... RAM을 설계해보기에 앞서 ROM(Read only Memory)의 작동을 이해하고 VHDL을 이용하여 Behavioral level에서 설계를 해본다.1. ... 이 경우 각 Address에 해당하는 Data값은 이미 지정이 되어있으며, VHDL 프로그래밍 과정에서는 constant를 이용하여 상수로서 지정해 준다.ROM의 가장 중요한 특성은

  리포트 | 10페이지 | 2,000원 | 등록일 2012.06.30

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  논리회로 프로젝트 보고서

  설계결과 및 분석- Dataflow 방식으로 VHDL 코드 작성6. ... 문제 설명 (설계 과제)2. 설계 목적3. 설계 이론- 입력에 대한 출력 값이 나오는 원리 분석4. ... 고찰논리회로 설계과제(4bit*4bit multiplier)1.

  리포트 | 14페이지 | 3,000원 | 등록일 2012.12.23 | 수정일 2013.11.25

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  신의손) 합격 한글 이력서

  설계 실습 및 과제 수행▶ 성과- 직접회로 관련 지식 및 업무 숙지- VHDL Coding 능력 향상경력 사항-22013.07 ~ 2013.08 (1달) 한국기계연구원 나노역학 연구실 ... VHDL 설계 실습? 집접회로 공부2013.07 ~ 2013.08 한국 기계연구원 나노역학 연구실(1달) ? 나노 임프린트 리소그래피 공정 실험 실습? ... 대학교 집적회로-Ultra Large Scale Integration Lab.▶ 주요 업무 및 교육 내용- 프로젝트 및 세미나 참여 (개인 공부내용 발표)- 전자회로 과목 복습- VHDL

  이력서 | 17페이지 | 무료 | 등록일 2014.08.20 | 수정일 2016.01.10

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  (디지털시스템설계)VHDL Digital Stop Watch 제작 계획서

  과제의 필요성2. 과제의 목표 Final Destination LED 에 출력하는 장치 설계 구현 counter 신호 생성기 신호제어 모듈설계3-1. ... presentation Main Project 조 (,,,) 계 획 서List Main Project 의 목표 2 Project 내용 설명 및 팀원별 역할 3 Main Project 의 중요성 1VHDL ... Switch Start Stop vcc 주파수 분주기 vcc Reset CLK Start_Stop Com0 Com1 Com2 Com3 Com4 Com5 A B C D E F G VHDL

  리포트 | 13페이지 | 1,000원 | 등록일 2010.12.01

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  신의손) 네이버 합격 자기소개서

  C언어 수업이었는데, 고차방정식 해를 구하는 프로그램 과제에서 1학년임에도 불구하고 가장 먼저 프로그램을 설계하여 제출했습니다. ... 이 점에 있어 다양한 프로젝트를 수행하는 데, 개발언어와 tool은 필수적인 요소였습니다.지금 다룰 수 있는 프로그래밍 언어는 C와 VHDL로서, 주로 전공 관련 tool에서 코딩을 ... 안정도 판별 프로젝트에서도 처음에는 툴 사용이 미숙했지만 끈질기게 사용해 보니까 나중에는 제가 건의한 내용이 다음해 설계요건으로 들어갈 만큼 좋은 성적을 받을 수 있었습니다.둘 째,

  자기소개서 | 3페이지 | 3,000원 | 등록일 2014.07.19

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  HBE-COMBOⅡ 를 이용한 주유기기 구현

  과제 범위- Altera Quartus Ⅱ를 사용한 VHDL 디지털 논리회로 설계4. ... 업무 분장-설계교과목 과제 최종보고서교과목 명VHDL 설계 및 실습책 임 자(팀장)성 명소 속학 번학 년연 락 처과제 명HBE-COMBOⅡ 를 이용한 주유기기 구현개발기간참여학생학번이름전공1 ... 설계교과목 과제 수행계획서교과목 명책 임 자(팀장)성 명소 속전자공학부학 번학 년연 락 처과제 명HBE-COMBOⅡ 를 이용한 주유기기 구현개발기간참여학생학번이름전공1.

  리포트 | 17페이지 | 3,000원 | 등록일 2010.11.28

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  VHDL을 이용한 산술연산회로설계

  VHDL을 이용한 산술연산회로설계 B반 5조 2009312075 차승현 2013. 04. 16 Introduction 6주차 실습이었던 산술연산회로설계는 Booth곱셈기와 Alu로 ... 이 때, Count값이 비트수와 같아질 때까지 S2상태로 돌아가고, 같아지면 S1으로 돌아간다. 2) Describe how you solved 이번 실험 과제는 다음과 같았다. ? ... 사용하여 설계 한다.

  리포트 | 25페이지 | 2,000원 | 등록일 2014.06.10 | 수정일 2022.11.07

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  2-port OR gate

  2주차 과제1. ... 설계 배경 및 목표이론적으로 배운 기본적인 VHDL의 개요를 알고 VHDL 프로그램 (Xilinx ISE, ModelSim XE)의 사용법을 습득한다. 2 Port AND Gate를 ... 설계 결과② 일반적인 Simulation을 하고 난 후에 이번에는 VHDL Test Bench를 이용하여 Simulation해보았다.그림4,5.

  리포트 | 17페이지 | 1,000원 | 등록일 2010.06.24

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  xilinx를 이용한 FSM설계

  13주차 과제FSM(Finite State Machine) 설계1. ... 설계 배경 및 목표• State Machine과 Mealy, Moore Machine의 구조에 대해 이해한다. • 3-state Mealy 상태도의 VHDL Modeling Example을 ... 참조하여 그림 과 같은 4-state Mealy 상태도를 VHDL로 설계한다. • 결과 Simulation 파형은 현재 상태와 출력 값을 명시한다는 전제 하 에 자율적으로 표현한다

  리포트 | 11페이지 | 1,500원 | 등록일 2010.06.24

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