"vhdl 디지털시계" 검색결과 81-100 / 132건

• 

  논리회로설계 프로젝트 - abel 학번구하기

  처음 작성한 abel 파일 - 실행시 out파일이 생성되지 않음.MODULE hooniv2TITLE 'My Sample Program'hooniv DEVICE 'P22V10';"INPUT PINSSEL,A,B,C,D,E PIN 2,3,4,5,6,7;"OUTPUT PIN..

  리포트 | 7페이지 | 2,000원 | 등록일 2014.10.07

  다운로드 장바구니
• 

  [디지털시스템] Project2 보고서 VHDL을 이용한 Digital Clock Mode Generator (소스포함)

  1 Introduction 이번 실습에서는 digital clock chip 에 있어 사용되는 mode generator 를 VHDL(VHSIC Hardware Description ... 일반적인 전자시계의 경우 특정 버튼을 누르게 되면 시간이나 날짜, 스톱워치나 시간이나 날짜 변경 등을 할 수 있다. ... Digital Clock Chip 에서 사용되는 MODE_GEN 을 설계하고자 한다.

  리포트 | 13페이지 | 3,500원 | 등록일 2008.07.07

  다운로드 장바구니
• 

  [asic] vhdl을 이용한 시계 설계

  VHDL을 이용한 디지털 시계 설계4) 현재는 달과 일을 각각 설정하게 되어 있다. 여기서 일을 증가시켜서 월이 설정되도록 설계하여라.먼저, 수정 이전상태의 VHDL소스를 보자.

  리포트 | 8페이지 | 1,000원 | 등록일 2004.05.03

  다운로드 장바구니
• 

  VHDL을 이용하여 다양한 state machine 설계

  시계반시계 방향을 결정할 방향의 타입과 각 s0~s3의 상태의 타입 이렇게 말이다. ... 네가지 각 상태에 s0~s3에 대해 0001, 0010, 0100, 1000의 값을주고 dir이 1일때 시계방향으로 돌고 dir이 0일때 반시계 방향으로 상태가 변한다.4. ... 이론1) State Machine● FSM : Finite State Machine● 순차회로를 정의하는 디지털 시스템● Mealy Machine : 출력이 현재 상태 및 현재 입력에

  리포트 | 17페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

  다운로드 장바구니
• 

  경희대학교 논리회로 레포트

  구체적인 예로 디지털시계의 표시를 들 수 있는데, 시계가 바늘로써 연속적으로 시간을 표시하는 것이 아니라 시. 분. 초 등으로 구획하여 문자로 표시한다. ... 그러나 모든 데이터 장비의 신호는 2진 펄스 형태의 디지털 신호로서 단속적이고 계수적인 점에서 아날로그와 구분된다.2) 디지털 : 디지트(digit)는 사람의 손가락이나 동물의 발가락이라는 ... ABEL, AHDL, Confluence, CUPL, HDCaml, JHDL, Lava, Lola, MyHDL, PALASM, RHDL, 베릴로그, VHDL등이 있다.5) CAD Tools

  리포트 | 3페이지 | 2,000원 | 등록일 2016.04.17

  다운로드 장바구니
• 

  논리회로 설계실험 농구전광판

  계산기에서 사용했던 LCD와 스위치 디지털시계 실습에서 사용하였던 SEVEN_SEGMENT를 사용하여 구현 하였다. ... ;S_SEC : in STD_LOGIC_VECTOR (5 downto 0));end SEGMENT_DRIVER;표 LCD_DRIVER모듈의 entitySEGMENT_DRIVER는 디지털시계 ... )농구 전광판에 들어갈 기능은 타이머 기능, 점수의 감 가산 기능 등이 들어간다.3)전광판의 결과물은 LCD와 SEVEN_SEGMENT에 출력 할 수 있다.4)한 학기 동안 배운 VHDL을

  리포트 | 24페이지 | 2,000원 | 등록일 2009.07.10

  다운로드 장바구니
• 

  Altera FPGA 와 Max+2 를 이용한 알람 기능의 디지털 시계 설계 및 구현

  - inc_DSP_indicator : Chagne_mode가 변경시키는 모드 신호를 참조하여 해당 시그널의 정보를 할당하여준다. 여기서는 하나의 segment 점멸정보를 8bit의 Com신호의 설정상태를 확인하여 해당 7segment 활성화 하여 숫자를 Display..

  리포트 | 41페이지 | 2,500원 | 등록일 2007.03.29

  다운로드 장바구니
• 

  디지털 시계 설계 보고서

  SoC 설계(디지털 시계)목차1. 서론2. 설계 목표3. 시계 구조4. 검증5. 고찰6. 참고문헌7. 소스 코드1. ... 이에 가장 많이 사용되는 RISC시스템인 ARM9 Core가 사용된 Altera社의 Excaliber를 이용하는 디지털 시계를 직접 구현해 보았다.2. ... 시계 구조1) 시계 부분그림 시계 회로의 회로도module :6진 카운터 2개 : 분주 클럭이 증가하거나 Enalbe입력이 들어갈 경우 0에서 5까지 변한다.Clk_ref1초를 분주하는

  리포트 | 19페이지 | 2,000원 | 등록일 2012.05.29

  다운로드 장바구니
• 

  [디지털시스템][VHDL] clock-MODE-GEN 설계

  Digital Clock Chip 중 Mode Generator를 설계한다. ... 과 목 : 디지털 시스템과 제 명 : MODE_GEN 설계담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.05.04.Purpose이번 실습을 통해 ... 그리고 전체 회로를 VHDL로 표현할 수 있어야 한다.Problem statement① Describe what is the problem.Mode Generator를 설계해야 한다

  리포트 | 10페이지 | 2,500원 | 등록일 2014.05.07

  다운로드 장바구니
• 

  논리회로설계 프로젝트 디지털 시계2 (7-segment)

  이번 설계과제는 ‘2차 과제에서 7-segment에 출력하기 전단계인 32bit의 출력에 ‘초,분,시,일’을 8bit씩 차지하여 총 32bit로 출력한 데이터’를 실제 7-segment에 출력을 하는것이다.LIBRARY ieee; USE ieee.std_logic_1..

  리포트 | 14페이지 | 2,000원 | 등록일 2013.12.08

  다운로드 장바구니
• 

  VHDL Stop Watch를 이용한 스톱워치 설계

  설계 VHDL Simulation값4............. Segment 동작사진5............. ... VHDL Stop Watch 설계 목차1............. 실험 내용 및 목적2............. 소스작성 및 분석3.............

  리포트 | 7페이지 | 1,500원 | 등록일 2012.11.17

  다운로드 장바구니
• 

  VHDL 시계 설계

  ♣ 2버튼 디지털 시계 설계▶작동 방법 : 앞에서 했던 디지털 시계설계는 3개의 버튼으로 초, 분, 시를 설정할수 있었지만 이번에 설계하는 디지털 시계는 2버튼으로 설계를 해보았습니다 ... 즉 수정된 내용을 말씀 드리면, digit_ten ... 또한 2버튼 디지털 시계시 3버튼 디지털 시계와 차이점은 2버튼 제어기만 있으면 추가하면 되는 설계를 보였습니다.★ 2버튼 키 제어기(Key_1, Key_2)※ 2버튼 키 제어기(Key

  리포트 | 17페이지 | 25,000원 | 등록일 2011.04.07

  다운로드 장바구니
• 

  VHDL을 이용한 Digital clock설계

  ※ Sequence of Mode_1: Clock ➡ Date ➡ Timer ➡ Alram① Clock: s_1~s_2 : Express times_3~s_4 : Express minutes_5~s_6 : Express secMode2(setting): Push the..

  리포트 | 20페이지 | 1,000원 | 등록일 2010.12.13

  다운로드 장바구니
• 

  [VHDL]스탑워치 설계

  스탑워치 VHDL 설계?

  리포트 | 10페이지 | 1,500원 | 등록일 2009.06.03

  다운로드 장바구니
• 

  응용논리회로 텀프로젝트 제안서

  또한 지금까지 응용논리회로설계 수업 시간에 배운 다양한 디지털 회로 및 소자의 VHDL표현을 가장 잘 활용 할 수 있는 것 중 하나가 디지털 시계제작이라고 판단되어 이번 프로젝트를 ... 바탕으로 VHDL에 대해서 좀더 익숙해 지는 계기를 마련하기 위하여 선정하였습니다. ... 이번 Term Project로 디지털 시계를 구상하고 설계해보는 과정을 통하여 디지털 시계의 구동원리 및 방법에 대해서 인지 할수 있는 계기를 마련합니다.

  리포트 | 4페이지 | 1,000원 | 등록일 2010.10.13

  다운로드 장바구니
• 

  altera quatusII DE2보드를 이용한 디지털 시계(알람, 타이머, am/pm, 시간설정)

  device family : cyclone IIavailable device : EP2C35F672C6pin 설정clk, reset, c_mode, s_data, c_data : in std_logic;clk

  리포트 | 3,000원 | 등록일 2012.02.01 | 수정일 2015.01.05

  다운로드 장바구니
• 

  [디지털논리회로]Digital clock design

  마지막 4차 과제를 통하여 3학년 때, 시계를 많을 때도 많은 도움이 될 것이라는 확신과 생각을 가지게 되었습니다. ... )제 목Digital clock design1. ... 결론한 학기동안 디지털 논리 회로를 배워나가면서 힘든 점도 많았지만 많은 것을 배웠고 보람도 있었습니다.

  리포트 | 10페이지 | 1,500원 | 등록일 2006.06.21

  다운로드 장바구니
• 

  디지털 설계 및 실습 기말 텀 프로젝트

  프로젝트 목적3학년 1학기 디지털설계 및 실습 과목의 기말고사 텀 프로젝트로써 한 학기동안 배운 VHDL을 응용하여 조에서 설계하고자 하는 프로젝트의 목적과 맞게 프로젝트를 만들어본다 ... 우리 조는 프레젠테이션에서나 처음 프로젝트 개념 회의 때도 인터넷에 널리고 흔해 빠진 시계나 타이머 등등은 절대 하지말자고 못 박아 둔 상태였다. ... Tic-Tac-Toe 게임과목디지털설계 및 실습담당교수최영식 교수님학과전자공학과분반103분반조7조조원200911572 김정환200911693 이성호1.

  리포트 | 9페이지 | 2,000원 | 등록일 2013.09.12

  다운로드 장바구니
• 

  Spartan 3E Board를 사용하여 디지털 시계 만들기

  이러한 사회적 요구를 바탕으로 시계를 직접 제작하고자 한다.설계 목적사람들에게 정확한 시간과 실생활에서 시간과 관련된 필요한 기능을 제공하는 디지털 시계를 제작하는데 목적이 있다.구현 ... 생성하는 VHDL Module이다. ... Spartan 3E에서 발생되는 50MHz의 Clock을 디지털 시계에서 사용되는 1Hz의 Clock과 Debouncing 회로, LCD출력 회로에서 사용되는 1kHz의 Clock을

  리포트 | 23페이지 | 5,000원 | 등록일 2011.10.30

  다운로드 장바구니
• 

  EDA LAB-3000 적용한 디지털시계 / 스탑워치

  이용한 디지털시계를 구현버튼 1, 2, 3, 4 사용하여리셋/ 설정모드변경/ 증가버튼/모드변경I/O Pin 설정은 EDA LAB-3000 에 적용시켰습니다. ... ─┼───────┼───────┼───┤│리셋│일반모드│------│알람│││시설정모드│시증가││││분설정모드│분증가││└───┴───────┴───────┴───┘실습조별 과제로VHDL을 ... ─┐│SW1 │SW2 │SW3 │SW4 │├───┼───────┼───────┼───┤│리셋 │시간모드 │일반모드 │시계

  리포트 | 1,500원 | 등록일 2010.11.25

  다운로드 장바구니