"Verilog code" 검색결과 161-180 / 571건

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  연세대학교 전기전자공학부 20-1학기 기초디지털실험 week 7 보고서

  Here are the following codes written in Verilog.design_1_wrapper.v`timescale 1 ps / 1 psmodule top // ... The code of this software is written in C. ... Here is the C code.helloworld.c#include //include standard input/output library#include "platform.h"

  리포트 | 16페이지 | 3,000원 | 등록일 2020.08.18

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  (완전 세세한 정리, 끝판왕) 시립대 전전설2 7주차 Lab07 예비 레포트 Sequential Logic 2, 전자전기컴퓨터설계실험2,

  이번 실험을 진행하기 전, 미리 코드를 작성하는 과정이 많이 어려워서 주변의 조언을 많이 받았다. ... 예상 결과본 실험은 Verilog HDL 언어를 사용하여 Sequential Logic을 설계하는 실험이다. ... 그중 FSM인 Moore Machine 과 Mealy Machine을 Verilog HDL언어를 사용하여 설계하고 실험하여 state machine의 이해도를 높이고 동작을 확인해본다

  리포트 | 13페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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  [A+] 디지털공학실험 JK 플립 플롭

  (S,R =1 , Q = undefined)(출처 : https://vlsiverify.com/verilog/verilog-codes/sr-flip-flop)JK 플립플롭: JK 플립플롭은 ... (출처 : https://www.youtube.com/watch? ... (출처 : https://www.youtube.com/watch?

  리포트 | 7페이지 | 2,000원 | 등록일 2023.11.08

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab08(결과) / 2021년도(대면) / A+

  실험의 목적Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 실험하며 그의 controller를 설계한다. ... 코드에서 buff가 positive clock일 때마다 ~buff(0에서 1로, 1에서 0으로)로 동작하고, 이는 아주 짧은 pulse 신호를 내는 것이다(음파 생성). ... Conclusion- Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 설계 및 실험할 수 있다.

  리포트 | 17페이지 | 2,000원 | 등록일 2022.07.16

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  충북대 디지털시스템설계 결과보고서5

  실험목표(1) LED Controller를 verilog로 설계하고 FPGA 보드로 결과를 확인한다.(2) FND Timer를 verilog로 설계하고 FPGA 보드로 결과를 확인한다 ... 구현 모듈7-Segment 모듈을 선언하고 각 입출력 pin을 할당한다. 7-Segment 모듈은 Segment의 출력 과정과 출력되는 값을 정의하는 코드들로 구성된다.첫 번째 always문에서는 ... LED 제어 모듈을 구동시키기 위한 Clock은 24MHz이므로 clock_12MHz를 PLL24X2라는 IP에 입력시켜 clock_24MHz로 변환시킨다.

  리포트 | 8페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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  LIG넥스원 HW 최종 합격 자기소개서(자소서)

  위의 경험들을 통해 C, C++, Verilog, Python 등 프로그래밍 언어를 이용한 설계 역량을 쌓았습니다.PAGE \* MERGEFORMAT2 ... C언어와 HDL관련 5개 전공을 수강하며 쌓은 코딩 지식을 바탕으로, 학부연구생 활동에서 C++과 Verilog를 이용하여 HW를 설계, 검증, 테스트하여 이를 바탕으로 논문을 작성한 ... Vivado 툴을 이용해 면적, 속도 등을 측정했고 코드에 불필요한 연산이 들어갔다 판단해 면적이 큰 덧셈기 블록을 조건 연산자로 대체하는 등 코드를 개선한 결과 면적을 17% 감소시켰습니다

  자기소개서 | 5페이지 | 3,000원 | 등록일 2023.02.17

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  기초전자회로실험 - FPGA Implementation of Shift Register (쉬프트레지스터) 예비레포트

  실험 목적 :1) 래치나 플립플롭의 단순한 기능을 넘어서 그보다 더 복잡한 기능이나 패턴을 가진 회로의 기능을 verilog로 구현하자.2) 만약에 FPGA보드를 사용한다면, verilog로 ... 파라미터를 사용하면 코드의 가독성을 높힐 수 있으며, 값 편집이 용이해진다.문자열 (string):큰 따옴표를 사용하며, 하나의 라인에 써야한다. ... 참이면1b’1이고 거짓이면 1‘b0이 되는 관계 연산자, 논리조건을 표현하는데 사용하는 논리 연산자, 수식을 나하게 되는데 다음 상태의 count 값은 현재 상태의 count 값에

  리포트 | 12페이지 | 2,000원 | 등록일 2021.02.27

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  충북대 디지털시스템설계 결과보고서3

  이번 실험을 통해 이론 시간에 배운 state machine을 verilog 코드로 구현해보았는데 실습을 해보니 이해하기가 더 수월했던 것 같다. ... 그리고 State 4에서 PPT는 리셋하여 Stage 1로 돌아가는 코드였지만 리셋하지 않는 코드를 작성하였다. 다행히 시뮬레이션 결과 의도한 대로 제대로 나올 수 있었다. ... 코드 작성 부분에서 조금 수정을 하였는데 State 2에서 최상위 비트가 1일 때, PPT에서는 State 1로 다시 이동하고 1을 다시 읽어야 하기 때문에 Left Shift를 하지

  리포트 | 3페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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  시립대 전전설2 Velilog 예비리포트 4주차

  실험 목적- Xilinx ISE 프로그램에서 Verilog를 이용하여 연산회로를 설계하고 프로그래밍 해본다.2. ... : always 구문을 사용하기 위해 out인 s, c를 reg를 설정해주었다. ... Verilog HDL 미습 4주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  순차논리회로설계 결과레포트

  다음과 같이 parameter를 사용하여 2개의 상태를 정의한다.그 다음 무어 모델의 경우, 상태 천이 표현을 case~endcase 문을 사용하여 다음과 같이 설계할 수 있다.위의 코드를 ... [실험결과]▣ 레지스터 동작 실험실제 Verilog를 이용한 레지스터 설계▷ 레지스터의 Verilog 표현▷ 레지스터의 Verilog 설계 컴파일 과정▷ 레지스터의 동작 확인? ... clr 신호 테스트⇒ 마지막으로 위의 사진은 clear의 동작을 테스트 해보기 위한 실험으로, d에 ‘1’을 입력하고, clr 입력 스위치를 눌렀을 때q2의 출력을 확인해 본 것이다

  리포트 | 10페이지 | 3,000원 | 등록일 2021.06.10 | 수정일 2022.04.18

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  서울시립대 전전설2 Lab-04 결과리포트 (2020 최신)

  실험목적Verilog HDL을 사용해 비교기 등의 Combinational logic을 설계하고 테스트벤치 파일을 작성하여 combo box를 통해 동작을 실험한다. ... 따라서 In lab 시간에는 ‘signed’를 사용하여 간단하게 2’s complement로 표현된 두 수를 비교하는 코드를 작성했다. ... ‘lab4_full_adder’라는 이름의 project를 만든다.2. new source로 verilog module file ‘half_adder.v’ 파일을 만들어 1-bit

  리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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  테크플렉스 FPGA RTL 엔지니어 최종 합격 자기소개서(자소서)

  제안할 근사곱셈기 및 비교할 타 곱셈기들을 Verilog로 작성하고 C++로 교차 검증 후 에러 특성을 도출할 수 있는 코드를 작성했습니다. ... 덧셈기와 같이 면적이 큰 회로 블록을 최소화하면서 동일한 기능을 수행하는 효율적인 코드를 작성했고 목표 면적을 얻을 수 있었습니다. ... 특히 고급디지털회로에서 부동소수점 곱셈기, 월리스 트리, 4족 로봇의 동작 등을 Verilog로 작성하는 과정에서 RTL 설계 역량을 길렀습니다.

  자기소개서 | 5페이지 | 3,000원 | 등록일 2023.02.17

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  오픈엣지테크놀로지 NPU IP 개발 최종 합격 자기소개서(자소서)

  제안할 근사곱셈기 및 비교할 타 곱셈기들을 Verilog로 작성하고 C++로 교차 검증 후 에러 특성을 도출할 수 있는 코드를 작성했습니다. ... 덧셈기와 같이 면적이 큰 회로 블록을 최소화하면서 동일한 기능을 수행하는 효율적인 코드를 작성했고 목표 면적을 얻을 수 있었습니다. ... 특히 고급디지털회로에서 부동소수점 곱셈기, 월리스 트리, 4족 로봇의 동작 등을 Verilog로 작성하는 과정에서 RTL 설계 역량을 길렀습니다.

  자기소개서 | 5페이지 | 3,000원 | 등록일 2023.02.17

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  [전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 5주차 예비+결과(코드포함) Combinational_Logic_Design_II Decoder, Encoder and MUX

  실험목표-HDL 문법을 활용하여 Verilog 설계 및 시뮬레이션을 할 수 있다. ... 결과의 정확성 검증은 결론에서 다룰 예정이다.2.4:1 MUX 예비보고서에서는 2-bits 4:1 MUX를 설계했으나, 1-bit 4:1 MUX로 시뮬레이션을 다시 수행하였다.코드는

  리포트 | 7페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.06.18

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  서울시립대학교 전전설2 7주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  비동기로 진행되던 num data 저장을 negedge clk과 동기화 해서 저장을 해주었습니다.그 외의 부분은 설계 2와 동일합니다.설계 4) negedge clk 코드의 최적화 ... Purpose of this Lab이번 실험에서 Verilog HDL언어를 사용하여 Sequential Logic을 설계 및 실험한다. ... 순간의 A,B의 값에 의해 num의 값이 저장되므로 완벽한 코드라고 보기는 힘들다고 생각합니다.허나 실제 실험에서는 clk이 1kHz라는 값이 주어지기에 스위치의 input신호의

  리포트 | 23페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.15

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  [LX세미콘] [R&D digital design] [학사 채용연계형 인턴] 22하 합격 자기소개서

  특히 이 과정에서 clock 사이클에 따라 정보를 나누어 처리하도록 verilog 코드를 구현하여 240개의 DSP limit을 만족하며 설계를 마칠 수 있었습니다.위의 경험을 통해 ... 또한, verilog를 활용하여 FSM, digital clock 등 디지털 시스템을 구현하고, 이를 FPGA에서 검증하는 과정을 통해 개발 tool에 대한 이해도를 높였습니다. ... LX 세미콘은 국내 팹리스 1위 회사로서 DDI와 T-con 설계에 강점이 있는 회사입니다.

  자기소개서 | 3페이지 | 4,500원 | 등록일 2022.12.26 | 수정일 2023.01.06

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  Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 7segment(fnd)

  -실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(ALU, BCD-to-7segmemt)]-관련 이론1. ... LED의 어레이라고 생각하면 된다.아래 사진은 7세그먼트의 7개 영역을 이용해서 숫자를 조합한 모습이다.1) common-anode type7세그먼트는 모든 획의 LED에 연결되어 ... 따라서 그 사이에 원할히 통역해주는 코드가 필요한데, 이를 바로 2진화 십진코드(BCD)라고 부른다. 2진수 네 자리를 묶어 십진수 한 자리로 사용하는 기수법이다.3. 7-segment7세그먼트

  리포트 | 5페이지 | 1,000원 | 등록일 2021.06.20

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  fpga bcdconverter

  Coding을 시작하기 전 작성한 Block Diagram- 작성한 Verilog Module에 대한 설명Binary to bcd converter module의 원리는 4가지 방법으로 ... 그이후에 add3module을 통해 bcd 로 바꿀수 있는 방법을 알게되었고 그 방법으로 코드를 짜고 설계했다.- 오류를 해결했다면, 어떤 부분에서 해결을 했고, 왜 오류가 발생하였는지 ... . - Verilog Coding을 시작하기 전 작성한 Block Diagram- 작성한 Verilog Module에 대한 설명이 모듈은 8to3인코더로 8bit입력을 하면 3비트의

  리포트 | 20페이지 | 2,000원 | 등록일 2021.05.05

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  vhid 전가산기 이용 설계 보고서

  simulation 결과를 통해 얻은 RTL 모델전가산기 코딩으로 인한 시뮬레이션 결과4-bit-fullAdder 코드에는 X, Y, Z에 입력 값이 변하는 주기를 설정해준다.x값은 ... S와 C는 다음과 같이 부울 함수로 표현할 수 있다.S와 C의 부울함수전가산기 진리표,논리도를 통한 코딩wire : 회로에서 물리적인 연결선을 나타냄, 게이트 또는 module을 연결reg ... 구성된 전가산기Verilog로 논리게이트의 심볼배치 (2개의 반가산기와 하나의 OR게이트로 구성된 전가산기)전가산기는 위의 2개의 반가산기와 하나의 OR게이트로 구현할 수 있다.

  리포트 | 6페이지 | 1,500원 | 등록일 2020.12.11

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  전자전기컴퓨터설계실험2(전전설2) (6) Flip-Flop and Register, SIPO

  Combinational Logic디지털 회로 이론에서 조합 논리(combinational logic)는 현재 입력에 따라 출력이 항상 똑같이 결정되는 논리회로를 말한다. ... HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source 항목을 선택한다.Select Source Type에서 Verilog Test Fixture를 ... [사진 7] 4비트 병렬 데이터 전송 회로 0 소스코드[사진 8] 4비트 병렬 데이터 전송 회로 1 소스코드[사진 9] 4비트 병렬 데이터 전송 회로 2 소스코드위의 세 가지 소스코드는

  리포트 | 44페이지 | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29

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