"Verilog code" 검색결과 61-80 / 571건

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  순차검출기와 32x8 sram verilog 설계

  다양한 조건을 가진 순차회로를 설계함으로써 순차논리회로의 설계 과정을 깊이 이해한다.Verilog설계- 순차 검출기의 상태도- Verilog 코드 기술SD.vmodule SD(stepCLK

  리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

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  병렬-직렬 변환회로 verilog 설계

  병렬-직렬 변환회로를verilog로 설계한 코드spConverter.vtb_spConverter.vmodule spConverter (clk,clear, si, qout);input ... 이 실습을 통해 시프트 레지스터의 동작과 이를 응용한 설계에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. ... clk,si,clear;output [7:0] qout;reg [7:0] din,qout;always @(posedge clk)if(clear)din

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  Vivado를 이용한 BCD to 7segment decoder의 구현 예비레포트

  따라서 그 사이에 통역을 위한 코드가 필요한데, 이를 바로 이진화 십진코드(BCD, Binary-coded decimal)라고 부른다. ... Arithmetic Logic Unit, Arithmetic and Logic Operation Unit 산술 연산 장치”, 정보통신기술용어해설[2] WIKIPEDIA, “Binary-coded ... .- 7segment를 동작 시키기 위한 BCD-to7segment의 동작원리를 이해하고 Verilog를 통하여 구현하는 방법을 익힌다.- Verilog로 구현한 Adder를 FPGA보드의

  리포트 | 4페이지 | 1,000원 | 등록일 2022.08.26 | 수정일 2022.08.29

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  업다운 카운터 verilog 설계

  코드 기술counter.vtb_counter.vmodule counter(clk,reset,up_down,cnt_out);input clk,reset,up_down;output[3 ... 이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해 알아본다.실습 내용실습결과Verilog설계-BCD 동기식 카운터의 상태도- BCD 가산기의 Verilog ... , S7=4'b0111, S8=4'b1000, S9=4'b1001;reg[3:0] state=S0;always @(posedge clk or negedge reset)beginif(

  리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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  클럭분주회로설계 verilog 설계

  클럭 분주회로를 verilog로 설계한 코드ClockDivider.vtb_ClockDivider.vmodule ClockDivider(clk,rst);input clk, rst;reg ... 다양하지만, 이번 실습에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건에 의해 상태가 천이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를 배운다.실습 내용실습결과Verilog ... =S0;endcasealways@(state or posedge clk)case(state)S0:count= count+19'b0000000000000000001;S1:count=

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  4비트 CLA 가산기 verilog 설계

  Carry look ahead 가산기를 verilog로 설계한 코드CLA_4bit.vtb_CLA_4bit.vmodule CLA_4bit(input [3:0] A,B ,input Cin ... 가산기를 설계해 덧셈 결과가 출력되는 지연시간을 리플 가산기와 비교하고, module 및 컴포넌트를 생성한 후 이들을 이용해 구조적으로 모델링하는 설계 방법을 익힌다.실습 내용실습결과Verilog ... output Cout);assign C[0] = Cin;assign C[1] = G[0] | (P[0] & C[0]);assign C[2] = G[1] | (P[1] & G[0])

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  7세그먼트FND디코더 verilog 설계

  코드module Fnd3(clk100Hz, bcd,fnda, fndb, fndc, fndd, fnde, fndf, fndg);input clk100Hz;integer m=0;input ... 00010110000200101101101300111111001401000110011501011011011601101011111701111110000810001111111910011111011A10101110111b10110011111C11001001110d11010111101E11101001111F11111000111Verilog ... [3:0] bcd;output fnda;output fndb;output fndc;output fndd;output fnde;output fndf;output fndg;reg clk

  리포트 | 4페이지 | 2,000원 | 등록일 2020.12.19

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  디지털공학 xilinx 결과레포트 NAND2, NOR2, XOR2

  실험 제목 [Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증]2. 실험 결과-NAND-XOR-NOR3. ... 일단 집에서 vivado 프로그램을 설치하고 코드를 작성하여 시뮬레이션을 하는 과정에서 코드를 잘못 입력하여 시뮬레이션 값이 정확하게 나오지 않아서 정확하게 코드를 입력하는 것의 중요성을 ... 고찰이번 실험은 HDL을 이용하여 코드를 작성하고 NEXYS-4-BOARD를 연결하여 의도한 논리 게이트와 실제 결과 값이 일치하는지 확인하는 실험이었다.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.06.21

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  Verilog 언어를 이용한 Sequential Logic 설계 결과레포트

  실험 결과 module code testbench code simulation waveform3. ... Verilog 언어를 이용한 Sequential Logic 설계결과레포트1. 실험 제목1) Verilog 언어를 이용한 Sequential Logic 설계2. ... 모듈 코드를 작성할 때 Flip-Flop의 Toggle 동작을 하강 에지에서 작동하도록 했는데, 테스트 벤치 코드에서 하강 에지와 입력 T가 변화하는 시각을 같게 설정하였다.

  리포트 | 3페이지 | 1,000원 | 등록일 2022.11.06

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  정보통신기초 설계

  [그림 2.2] module code[그림 2.3] Test bench code[그림 2.2], [그림 2.3]은 주어진 D-FF을 Verilog 코드로 나타낸 것이다. ... [그림 1.2] [그림 1.1]의 Verilog code (module part)[그림 1.3] [그림 1.1]의 Verilog code(testbench part)[그림 1.2]는 ... 이를 Verilog 코드로 나타낸 것은 다음과 같다.

  리포트 | 6페이지 | 1,000원 | 등록일 2022.03.21

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  BCD code, 세븐 세그먼트에 대한 이론 및 회로

  실험 제목BCD code, 세븐 세그먼트에 대한 이론 및 회로2. ... 관련 이론(1) BCD codeBCD는 Binary Coded Decimal의 약자로서 이진코드의 십진화를 의미한다. ... 참고 문헌(1) verilog를 이용한 디지털 시스템 설계(Charle Roth, Lizy Kurian John, Byeong Kil LEE 저)(2) Verilog HDL 디지털

  리포트 | 5페이지 | 2,500원 | 등록일 2023.06.22

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  충북대 디지털시스템설계 결과보고서2

  비고 및 고찰이번 실험은 4-bit Multiplier를 verilog code를 통해 설계해보는 실험이었다. ... 실험목표(1) 4-bit Multiplier design을 coding한다.(2) Test bench를 이용하여, Simulation 결과를 도출한다.3. ... 이번 실험을 통해 verilog 코드로 multiplier의 기능을 구현하는 법을 배웠는데 지난번 adder보다 동작원리가 좀 더 복잡했던 것 같다.

  리포트 | 3페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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  디지털 공학 실험 XILINX 결과레포트 7-segment

  code를 통하여 display 에 0~9까지의 숫자를 표시할 수 있는 기능이다. ... 고찰이번실험은 verilog를 사용하여 7-segment 코드를 작성하고 FPGA board를 통해 검증을 하는 실험이었다. bcd to 7-segment 란 binary decimal ... 실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(7-segment)]2. 실험 결과3.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.06.21

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  디지털 공학 실험 XILINX 결과레포트 hlaf, full, 4-bit adder

  *를 +로 착각하여 계속 simulation창이 의도와 맞지 않게 나오기도 하였고, implementation 이 안되어서 오류창을 확인하였더니 nexys code 의 핀 번호도 매우 ... 고찰이번실험도 저번실험과 마찬가지로 verilog를 사용하여 코드를 작성하고 FPGA를 통해 검증을 하는 실험이었다. ... 실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(4-bit Adder)]2.

  리포트 | 6페이지 | 1,000원 | 등록일 2021.06.21

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  논리회로설계실험 2주차 XNOR gate 설계

  XNOR gate를 구현할 때, W2 강의에서 배운 NOR gate의 세 가지 방식 구현방법과 skeleton code를 참고하였다. ... 이후 Modelsim 소프트웨어를 사용하여 구현한 gate가 잘 작동하는지 Test bench code를 이용하여 파형을 확인함으로써 검증할 수 있다.2) Theoretical Approach ... 1) Objective of the Experiment(실험 목적)이번 실험의 목적은 Truth table과 Boolean expression으로 나타내고 Verilog 코드를 구현하는

  리포트 | 5페이지 | 3,000원 | 등록일 2023.09.11

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  논리회로설계실험 4주차 MUX 설계

  Experiment(실험 목적)이번 실험의 목적은 4:1 MUX와 1:4 DEMUX를 강의 시간에 배운 2:1 MUX와 1:2 DEMUX의 modeling 방법과 skeleton code를 ... s0, s1s0, s1s0를 구하였고, 각각을 and gate의 input으로 넣어 out1, out2, out3, out4를 구현하였다.3.3) TestbenchTestbench code는 ... 마지막으로 Verilog 소프트웨어를 이용하여 구현한 MUX와 DEMUX를 Modelsim의 Simulation 기능을 이용하여 출력 wave를 분석하고 이론과 출력이 일치하는지 확인하여

  리포트 | 8페이지 | 3,000원 | 등록일 2023.09.11

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  논리회로설계실험 7주차 Flip flop 설계

  주어진 skeleton code에서 clk는 10ns 마다 1->0, 0->1로 변한다. ... 언급하신 대로 이론적 접근 부분은 생략하였다.3) Verilog Implementations(코드 실행)3.1) JK flip flop (Behavioral modeling)JK ... 마지막으로 testbench code를 작성하여 직접 설계한 두가지의 flip flop이 정상적으로 작동하는지 Modelsim의 simulation을 이용하여 파형을 관찰함으로써 검증하였다

  리포트 | 6페이지 | 3,000원 | 등록일 2023.09.11

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  [전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 8주차 예비+결과(코드포함) Application_Design_I 7-segment and Piezo_Control

  그리고 마지막으로 PIEZO buzzer를 설계함으로써 verilog 코드를 통한 응용을 학습한다.II.7-Segment, Piezo buzzer, dynamic 7-segment ... 설계A.Codea)Piezo buzzer- Piezo를 설계한 code를 크게 다섯 가지로 나눌 수 있다.- 첫 번째 부분은 Fig. 1과 같이 모듈 선언 및 I/O 선언 부분이다. ... sec는 시간을 나타내는 아웃풋이고, next_clk는 분주된 clk, SOUND는 실제 소리를 내는 아웃풋, 그리고 CNT와 clk_CNT는 카운터를 의미한다.

  리포트 | 3페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.06.18

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  (완전 세세한 정리, 끝판왕) 시립대 전전설2 8주차 Lab08 예비 레포트 7-segment and Piezo Control, 전자전기컴퓨터설계실험2,

  ~ 127 로 표현하는 모듈설계 조건*코드가 자꾸 WARNING이 떠서 시뮬레이션을 확인할 수 없었다.code(6) 실습64-bit up-down counter의 출력 값을 FND ... 두 번째 모듈 - 버튼마다 FND에 숫자를 출력하는 코드code(3) 실습30000 ~ 1001, 즉 0 ~ 9 까지 값을 가지는 4-bit bcd 입력을 받아서 single FND ... Array에 표시 동작 검사설계 조건code5.

  리포트 | 18페이지 | 2,000원 | 등록일 2020.07.28 | 수정일 2020.09.24

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  논리회로설계실험 5주차 Encoder 설계

  또한 testbench code를 직접 짜면서 4:2 Priority encoder를 테스트하는 코드를 짜보았는데, input과 output부분, module instantiation ... + d Out0 = d + bc’3) Verilog Implementations(코드 실행)4:2 Priority Encoder를 behavioral modeling, dataflow ... 부분, 마지막으로 실행을 위한 test pattern 부분 총 세가지 부분을 skeleton code에 채우면서 이해를 높일 수 있었다.

  리포트 | 6페이지 | 3,000원 | 등록일 2023.09.11

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