"Verilog code" 검색결과 121-140 / 571건

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  stopwatch 결과보고서

  관련 이론Quartus Prime, Modelsim의 사용법, Verilog코드, 논리회로의 couner, clock, reset등4. ... 목적 및 목표주어진 코드의 동작원리를 파악하고 Verilog를 변형시켜 DE0보드를 이용하여 실행시켜보자!!3. ... 실험 과정제공된 코드 (stopwatch.v) 의 동작을 이해하고, 모델심에서 동작시켜 본다.

  리포트 | 6페이지 | 1,000원 | 등록일 2019.09.23 | 수정일 2019.09.24

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  서울시립대 전전설2 Lab-03 예비리포트 (2020 최신)

  그리고 C언어와 유사하여 C언어에 능숙하다면 verilog를 배울 때 익숙함을 느낄 수 있는 장점이 있다. ... 이에 반해 verilog HDL은 보다 언어가 유연하고 간결한 장점이 있어 VHDL에 비해 코드를 더 쉽게 작성할 수 있다. ... 보조자료 Verilog-HDL 문법 pdf 자료를 읽으시오.3. verilog에서 다음의 constant의 의미와 실제로 비트로 표현했을 때 어떻게 나타나는지 조사하시오.- 4’b1001

  리포트 | 13페이지 | 1,500원 | 등록일 2021.09.10

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  시립대 전자전기컴퓨터 마이크로프로세서 Verilog를 통한 41 mux, ripple carry adder 구현

  그 다음 C1에 1을 넣고 다른 값은 모두 0을 넣어줬을 때 So가 1이 나왔다. 그 다음 C1,a1에 1을 넣고 다른 값은 모두 0을 넣어줬을 때 s1 이 1이 나왔다. ... 마이크로프로세서 과제Verilog를 통한 4:1 mux, ripple carry adder 구현Major전자전기컴퓨터공학부Subject마이크로프로세서ProfessorStudent ID ... 구현 코드b. wave 결과2.

  리포트 | 5페이지 | 1,000원 | 등록일 2021.04.12 | 수정일 2021.04.16

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  SK하이닉스 회로설계직 합격자소서

  팀원은 RTL code, 저는 검증을 위한 testbench 및 FPGA 보드의 시나리오 작성을 맡아 설계를 진행했습니다.검증은 두 단계로 진행했습니다. ... PCB와 source code가 완성된 이후에는 30명의 인원을 모아 실험을 진행하며 데이터 수집 및 분석[관련 경험] 반도체분야 특허 기반 발명경진대회 은상[날짜] 2023-02- ... 은상을 수상2번:팀워크를 발휘해 사람들을 연결하고 공동 목표 달성에 기여한 경험에 대해 서술해주세요. (600자)[설계와 검증의 역할 분담]디지털회로설계 과목에서 팀원 1명과 함께 verilog

  자기소개서 | 3페이지 | 3,000원 | 등록일 2024.02.11

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  전전설2 3주차 실험 결과레포트

  가능한 하위 집합을 보면 기능면에서 매우 유사하지만 Verilog로 작성된 코드는 VHDL로 작성된 동일한 코드보다 성능이 훨씬 뛰어나다.보조자료 Verilog-HDL 문법 pdf ... 자료를 읽으시오.Verilog에서 다음의 constant의 의미와 실제로 비트로 표현했을 때 어떻게 나타나는지 조사하시오.Verilog HDL의 어휘규칙 중 수 표현에 관한 규칙은 ... Verilog HDL은 1983년 Gateway Design Automation사에서 하드웨어 기술언어인 HiLo와 C언의 특징을 기반으로 개발해서호한다.결과적으로 두 언어의 합성

  리포트 | 23페이지 | 1,000원 | 등록일 2021.11.30

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  DE0CV 결과보고서

  실험 결과결과보고사항실험 회로의 Verilog-HDL 코드- Modelsim으로 시뮬레이션한 파형- 실험 회로의 진리표, 논리식 ... 다음 회로도를 Verilog-HDL 로 코딩하고 Modelsim으로 파형을 확인하시오.5.

  리포트 | 5페이지 | 1,000원 | 등록일 2019.09.23 | 수정일 2019.09.24

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  연세대학교 전기전자공학부 20-1학기 기초디지털실험 week 5 보고서

  We also analyze the Verilog HDL code of a text-LCD and print messages by using the code. ... After that, we construct the text-LCD by using Verilog HDL printing our objective messages. ... Simulating with a waveform verifies the circuit of the text-LCD written in Verilog HDL.1.

  리포트 | 14페이지 | 3,000원 | 등록일 2020.08.18

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab07(예비) / 2021년도(대면) / A+

  [실습 1] 교안의 Moore 머신과 Mealy 머신의 코드를 따라서 실습해보시오.- Moore MachineSource codeTestbenchPIN testbench 시뮬레이션 ... HBE-COMBO II – SE Verilog HDL 실습 Verilog HDL 문법 ... Prelab(1) In-Lab 실습 0/1의 코드를 작성하고, 각 단계별로 동작을 자세히 설명하시오. (FSM 디자인은 상태 천이도를 포함하여 디자인 과정을 설명할 것)a.

  리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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  (완전 세세한 정리, 끝판왕) 시립대 전전설2 예비레포트 3주차 Lab03 Introduction to Verilog HDL

  HDL 코드를 작성하여 실험을 해야 하기에 조그만 문법 실수에도 쉽게 에러가 날 수 있을 것이다. ... HDL 코드를 작성하고 시뮬레이션까지 해본 결과 세가지 방법 모두 각각의 실습마다 같은 결과를 얻어낼 수 있었다. ... 즉, HDL은 소프트웨어의 동작을 명령하는 소프트웨어 언어인 C, C++, JAVA과 하는 역할이 다르다.(2) Verilog HDL과 VHDLVerilog HDL과 VHDL는 모두

  리포트 | 17페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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  논리회로 (정연모) 기말 전체 족보 정리

  2가지 이상씩 쓰기.3. 10100110을 해밍코드를 이용하여 12bit로 표현하고 유도하는 과정 서술. 11번째 bit가 오류일 때 C8C4C2C1이 무엇인지 설명하라. ... .2)state table을 그리고 jk f/f을 이용하여 회로를 그리는 과정을 보이시오.3) 이를 위한 Verilog HDL로 코딩하시오. ... 다음을 간단히 설명하거나 답하시오.1)three-gate level2) ring counter를 decoder와 counter로 표현3) SRAM DRAM차이4) coincident

  시험자료 | 2페이지 | 1,500원 | 등록일 2022.04.07

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab06(결과) / 2021년도(대면) / A+

  3) [실습 3] 실습2의 로직에서 다시 다음과 같이 coding을 바꾸면 어떤 동작이 일어나는지 실험하고 이유를 논하시오.Source codeTestbenchPin testbench ... 시뮬레이션 결과 설계한 4비트 병렬 데이터 저장/전송 회로의 동작을 확인하는 모습(2) [실습 2] 실습1의 로직에서 아래와 같이 coding을 바꾸면 어떤 동작이 일어나는지 실험하고 ... 실험의 목적Verilog HDL 언어를 사용하여 Sequential Logic을 설계 및 실험(Flip-Flop, Register, SIPO 등)하고, 설계한 로직을 시뮬레이션하기

  리포트 | 18페이지 | 2,000원 | 등록일 2022.07.16

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  디지털시스템실험 2주차 결과보고서

  File > New를 통해 나타나는 창에서 Verilog HDL File 을 선택하여 파일을 생성하였다.4. 좌측의 Verilog 코드를 생성하였다.5. ... Family & Device Setting 페이지에서 Device Family : Cyclone ⅣE / Device : EP4CE30F23C8 로 설정하였다.3. ... FPGA 프로그래밍 방법 이해실험목표① FPGA와 Verilog가 무엇인지 이해한다.② Verilog로 설계한 회로의 동작을 FPGA를 통해 검증한다.실험결과1.

  리포트 | 2페이지 | 1,000원 | 등록일 2020.07.29

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  (완전 세세한 정리, 끝판왕) 시립대 전전설2, 3주차, Lab03, Introduction to Verilog HDL, 자세한 설명, 결과레포트

  test bench란 설계한 logic을 simulation할 때 simulation을 원활하게 하기 위해서 작성하는 simulation만을 위한 별도의 code이다.▲ Test Bench ... /capbabo/5410672" http://m.blog.daum.net/capbabo/5410672 1-bit full adder교안 – Verilog HDL 실습 Lab#03 Verilog ... HDL, 서울시립대학교.ppt Verilog HDL 이론과 문법PAGE \* MERGEFORMAT2

  리포트 | 15페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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  정실, 정보통신기초설계실습2 9주차 결과보고서 인하대

  그림4는 4비트 full adder의 verilog코드이고 그림5는 이를 시뮬레이션한 결과이다.그림 SEQ 그림 \* ARABIC 4 : Test bench 그림 SEQ 그림 \* ... 그림7은 4비트 full subtractor의 verilog코드이고 그림8는 이를 시뮬레이션한 결과이다.그림 SEQ 그림 \* ARABIC 7 : Test bench 그림 SEQ 그림 ... 그림3은 full adder를 verilog로 코딩하여 시뮬레이션 한것이다.그림 SEQ 그림 \* ARABIC 3 : simulation위에서부터 A, B, C0, S, C 순서다.

  리포트 | 5페이지 | 1,500원 | 등록일 2021.08.31

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  6주차 결과보고서- 디지털 시스템 설계 및 실험 결과보고서

  시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서이름 :학번 :실험제목7-segment실험목표1. 4bit binary 를 8bit BCD code ... ;endmodule의 코드로 변경하여 TB를 처음에 clr을 충분히 1로 잡아준 뒤 0으로 내려가 FF값을 초기화할 수 있도록 하면 해결 할 수 있을 것이다.8. ... FPGA Simulation1) Quartus 프로그램을 실행하여 프로젝트를 생성한 뒤 프로그래밍한 Verilog 파일을 불러왔다.2) Main회로를 Top level로 설정한 뒤

  리포트 | 4페이지 | 1,000원 | 등록일 2020.07.29

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  크기비교기 verilog 설계

  이번 실습을 통해 Verilog의 구조적 설계 방법에 대해 배워 본다.Verilog, VHLD설계

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  패리티체크 verilog 설계

  ParityCheck(data_in,error);input[7:0] data_in;output error;reg error;task check;input[7:0] data;output ... 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. ... 홀수 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고, 오류가 발생하면 ‘1’을 출력하는 패리티 검사기를 Verilog로 설계하라.ParityCheck.vtb_ParityCheck.vmodule

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  서울시립대학교 전전설2 3주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

  뭐 출력의 결과는 동일하였다.하나 차이가 있다면, 실습 1의 코드는 ‘&’연산자를 활용하여 and 기능을 수행하였고, 실습 2에서는 rilog를 활용해서 코드만으로 회로 구현이 가능함을 ... 이러한 특징에 따라 한쪽에서의 장점은 한쪽의 단점이 된다.Verilog는 C를 기반으로 하여 일반적으로 VHDL에 비해 배우기 쉽다. ... 따라서 크고 복잡한 프로그래밍을 할 때는 이러한 기능을 활용할 수 있다.Verilog에서 다음의 constant의 의미와 실제로 비트로 표현했을 때 어떻게 나타나는지 조사하시오.Number

  리포트 | 23페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  논리회로설계실험 8주차 register 설계

  위의 schematic을 structural modeling으로 코드를 작성하면 다음과 같다.1-bit register에 in[7:0]에서 한 bit씩 입력시킨 결과를 out[7:0 ... 또한 그 특성에 맞게 Verilog로 코딩할 수 있다는 것을 배웠다는 점에서 이번 실습의 의의가 있다. ... Approach(이론)8-bit register와 8-bit shift register의 이론부분이 강의 자료에 이미 제공되어 있기 때문에 교수님께서 언급하신 대로 이론부분은 생략하였다.3) Verilog

  리포트 | 5페이지 | 3,000원 | 등록일 2023.09.11

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  디지털 시스템 설계 및 실습 전감산기 설계

  전감산기 Verilog 코드1) MyFulladder.vmodule MyFulladder(x,y,z,D,B);input x,y,z;output D,B;assign D = (~x&~y ... 전감산기 설계 과정을 통해 조합 논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. ... 또한 이 실습을 통해서는 if~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식을 배울 수 있다.2.

  리포트 | 3페이지 | 1,000원 | 등록일 2020.11.02

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