"Verilog code" 검색결과 101-120 / 571건

• 

  서울시립대학교 전전설2 9주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

  이를 실제 Verilog 코딩에 적용하여 주어진 문제를 해결하는 실험이었습니다.장치 설명서에 코드 입력에 주어야 하는 시간 gap이 존재하였는데, 간단하게 1KHz를 넣어주어도 문제없이 ... Summarize experiment contents & purpose of this Lab이번 실험은 새로운 장치의 설명서를 보고, 원하는 동작이 필요한 명령어의 code를 찾고 ... 출력하는 실험이었다.다양한 명령어가 존재하는 것을 보았고, 그 중 원하는 명령어를 활용해 LCD에 원하는 구현이 동작하도록 코드작성을 하여 동작함을 확인하였습니다.2) 실습 2이

  리포트 | 27페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.11.08

  다운로드 장바구니
• 

  Falling edge detector / 하강엣지 검출기 / 베릴로그 코드, 테스트벤치(모델심 시뮬레이션용), 설명 포함 docx파일 / 베릴로그코드/ 디지털시스템설계

  Prob.2 Falling Edge Detector1) Falling_Edge_Detector.v//Verilog code for Falling Edge Detector using ... Moore FSMmodule Falling_Edge_Detector(sequence_in,clock,reset,detector_out);input clock; // clock signalinput ... , next_state; // current state and next statealways @(posedge clock, posedge reset) // Sequential memory

  리포트 | 3페이지 | 2,000원 | 등록일 2020.10.18

  다운로드 장바구니
• 

  FPGA Board를 이용한 FSM회로의 구현 (up-counter) 결과레포트

  그에 비해 Verilog HDL과 FPGA를 이용해 카운터를 설계할 때는 count = count + 1; 과 같이 간단한 코드로 논리를 만들 수 있어서 간편했다. ... 모듈 코드에서 if(reset==1) count=4’b0000; 코드를 always문 밖에 작성하면 비동기 초기화를 할 수 있을 것으로 생각된다. ... 고찰이번 실험에서는 기초 Up-Counter를 verilog 언어로 구현하고 시뮬레이션 결과를 확인한 뒤, FPGA로 동작해 결과를 확인하였다.

  리포트 | 2페이지 | 1,000원 | 등록일 2022.11.06

  다운로드 장바구니
• 

  5주차 예비보고서- 디지털 시스템 설계 및 실험

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험이름 :학번 :실험제목7-segment실험목표1. 4bit binary 를 8bit BCD code ... 기본 Line Decoder를 Verilog 코딩을 한다.3. Verilog 코딩 후 컴파일 및 시뮬레이션으로 결과 값을 확인해 본다.4. ... 이에 해당하는 Verilog를 코딩한다.4. 컴파일 후, 시뮬레이션을 해본다.5.

  리포트 | 6페이지 | 1,000원 | 등록일 2020.07.29

  다운로드 장바구니
• 

  전가산기 설계 보고서

  디지털 신호의 비트 수가 증가해도 동일하게 동작할 경우 비트 수에 관계 없이 Verilog 코드의 양이 늘어나지 않는다는 것이다. ... ‘~’는 비트단위 NOT, ‘&’는 비트 단위 AND 그리고 ‘|’는 비트단위 OR을 각각 나타낸다.장점 : 첫 번째 방법으로 작성한 Verilog 코드보다 확실히 길이가 준다.단점 ... 동작 표현을 이용한 설계pin할당input : 슬라이드 스위치(SW0~SW7)output : LED(D8~D15)핀 할당입력 x, y, z를 덧셈으로 산수 연산한 후 발생한 캐리를 C에

  리포트 | 5페이지 | 2,000원 | 등록일 2020.11.20

  다운로드 장바구니
• 

  Modesim Verilog Rising Edge Detector

  Modelsim 에서 verilog 를 이용하여 Rising Edge를 검출하는 코드입니다.Rising_Edge_Detector.v 코드와tb_Rising_Edge_Detector.v ... 코드로 구성되어 있으며testbench 코드에서 원하는 input ( sequence_in ) value 만 조정하여서사용하면 됩니다.

  리포트 | 3페이지 | 5,000원 | 등록일 2022.06.04

  다운로드 장바구니
• 

  [고려대학교 디지털시스템실험] - 모든 주차 A+ 결과보고서 총집합

  실험제목 Verilog, Quartus 툴 사용방법실험목표 Verilog 사용법을 이해하여 설계한 회로의 동작을 검증한다. ... 논리표는 다음과 같다.회로도대로 설계한 후, 테스트벤치를 통해 올바르게 설계되었는지 확인해본 결과, 정상 작동함을 확인할 수 있었다.해당 테스트벤치는 A,B,C,D가 각각 (0,0,0,0 ... 예상 output은 각각 1 / 1/ 0 이며, 실제 웨이브를 통해 설계한대로 되었음을 알 수 있었다.토의실험을 마친 후에, 연습을 위해 새로운 설계도를 하나 더 짠 후, 실제로 코드로

  리포트 | 45페이지 | 2,500원 | 등록일 2022.12.24 | 수정일 2023.01.02

  다운로드 장바구니
• 

  서울과기대 전지전자기초실험(2) 디지털 도어락 설계 verilog 파일

  서울과기대 전지전자기초실험(2) 디지털 도어락 설계 verilog 전체 파일입니다.Digcom V3.2 FPGA 사용하며, 코드에 적힌 대로 핀 할당하시면 바로 실행 가능합니다.

  리포트 | 50,000원 | 등록일 2023.10.17 | 수정일 2024.01.21

  다운로드 장바구니
• 

  [코드 복사가능, 학점A+] 전전설2 10.Term Project - 예비+결과+발표자료+성적인증 (서울시립대)

  Design a digital clock displayed on LCD in Verilog HDL.2. ... 따라서 LCD 출력부의 문제임을 확인하였다.그리고 잘못된 부분을 찾기 위하여 이전 실험에서 사용했던 LCD 출력 code와 일일이 대조하였다. ... 조정 버튼을 누를 때마다 숫자가 up count.4.

  리포트 | 8페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.11.09

  다운로드 장바구니
• 

  서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  차이를 활용하기 위해 wire과 reg형을 활용한다.위에 있는 코드에 대한 의미는 clock 신호가 들어왔을 때, a, b 값이 변경되는 코드이다.보기1과 같이 코드를 작성하면 경쟁 ... 이러한 특징에 따라 한쪽에서의 장점은 한쪽의 단점이 된다.Verilog는 C를 기반으로 하여 일반적으로 VHDL에 비해 배우기 쉽다. ... ://blog.naver.com/ins_soul80/20035251929- Hyperlink "http://aboutmadlife.blogspot.com/2015/01/verilog-blocking-non-blocking.html

  리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

  다운로드 장바구니
• 

  충북대 디지털시스템설계 결과보고서1

  또한 코드를 작성하면서 verilog의 문법들을 익힐 수 있었다. ... s1, c1, c2, c3이다. primitive logic gate로는 xor, and, or를 이용한다. xor와 and는 2개의 입력을 가지므로 xor(출력, 입력 1, 입력 ... 비고 및 고찰이번 실험은 1-bit Full Adder를 verilog로 design 해보는 실험이었다.

  리포트 | 3페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

  다운로드 장바구니
• 

  충북대 디지털시스템설계 결과보고서4

  걸린 것 같다. control unit은 저번 주에 배운 FSM이기 때문에 참고하여 작성할 수 있었다. datapath와 control unit을 만들어 이를 verilog 코드로 ... 그래도 처음 실습 때에 비해 verilog 문법과 코드 작성에 비교적 익숙해진 것 같다. ... 비고 및 고찰이번 실험은 Dedicated Microprocessor 중 Summation of n down to 1을 verilog를 통해 설계해보았다.

  리포트 | 4페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

  다운로드 장바구니
• 

  기초전자회로실험 - Moore & Mealy Machine 예비레포트

  C언어의 컴파일 과정과 비슷하다고 보면 된다.4) Simulation Sources 폴더에 testbench파일을 만들어, 설계된 회로에 넣을 입력값이나 클록신호를 verilog코드로 ... 폴더에 vhd파일을 생성하고 설계할 모듈동작을 verilog코드로 작성(구현)하고 synthesis를 실행한다. ... 사용한다면, verilog로 구현한 가상회로를 주입하여 FPGA의 실제동작을 확인해보자.3.

  리포트 | 7페이지 | 2,000원 | 등록일 2021.02.27

  다운로드 장바구니
• 

  시립대 전전설2 A+ 7주차 예비레포트

  예를 들어, 아래 테스트 입력에서 빨간색 글자에서 output = 1이 됨.-> 테스트 입력: abaabaaabaabbabaa3) 아래 작성한 Moore 머신을 Verilog 코드로 ... 사전 조사1) In-Lab의 [실습 0]의 코드를 작성하고 시뮬레이션 검증하시오.in_sync.vtb_in_sync.vSimulation2) [응용과제]에서 글자 입력 ‘abba’ ... Moore Machine6) Verilog Modeling for Mealy Machine2.

  리포트 | 15페이지 | 2,000원 | 등록일 2024.09.08

  다운로드 장바구니
• 

  디지털시스템실험 3주차 예비보고서

  방법을 선택한 다음, 회로를 Verilog 코드로 구현하고 컴파일 한다.3. ... 그린 회로에 1:1 mapping 되는 verilog 코드를 구현한다.4. 회로가 정상 동작하는지 시뮬레이션 해본다. ... 라인 디코더를 이용해 4bit binary-to-BCD 컨버터 회로를 설계하여, Verilog 코딩을 한다.3.

  리포트 | 3페이지 | 1,000원 | 등록일 2020.07.29

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 결과리포트 3주차

  예상결과- Schematic을 이용하여 게이트를 직접 그려서 논리 회로를 설계하고 시뮬레이션 및 프로그래밍 했던 이전 실험과 달리 Verilog HDL 코드를 작성하여 실험을 하기 ... 코드를 작성해주면서 오류가 여러번 났었는데 우선 input과 output을 설정해줄 때 input [3:0]a, [3:0]b, [3:0]c; 와 같이 작성하였을 때 syntax 오류가 ... , sum, cout); 이 Gate primitive modeling 으로 설계한 fulladder이고,full_adder_beh(a, b, cin, sum, cout); 이 Behavioral

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

  다운로드 장바구니
• 

  [서울시립대] 전자전기컴퓨터설계실험2 / Lab05(예비) / 2021년도(대면) / A+

  [실습 6] 교안의 1:4 DEMUX 회로를 if문을 사용하여 설계하시오.Source codeTestbench(6) 다음 코드를 보고 회로 분석을 수행하시오.(7) 다음 코드를 보고 ... Digital Design with an Introducton to the Verilog HDL 5thedition3) 연세대학교 정보통신용 SoC설계연구실 Verilog 문법 교안4 ... [실습 1] 2:4 Decoder를 설계하시오.Source codeTestbenchb.

  리포트 | 13페이지 | 2,000원 | 등록일 2022.07.16

  다운로드 장바구니
• 

  [서울시립대] A+ 전자전기컴퓨터설계2(mealy,moore,코드포함) 7주차예비레포트

  인형을 바로뽑는 행위는 불가능하기때문.=> VERILOG CODE부연설명 : 시뮬레이션을 위해 작성한 베릴로그 텍스트에서도 두 개의 변수가 동시에1이 되는 경우는 없게끔 코드를 작성하였다 ... 아래는 기존의 BUTTON SWITCH로 대체해서 코드 기입(RESET은 P57로 설정 확실하진 않다)3.아래의 MOORE STATE diagram 에 근간해서 MODULE을 짯다. ... 이때.=> MODULE부연설명 : n,d,sw1,sw2,return의 변수에 대해서 동시에 누르는 행위는 없게끔 코드를 짯다 (동시에 누르면 반응 x) 현실에서도, 코인을 넣으면서

  리포트 | 14페이지 | 1,000원 | 등록일 2021.12.30

  다운로드 장바구니
• 

  서울시립대학교 전전설2 4주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  /verilog/verilog-initial-block" https://www.chipverify.com/verilog/verilog-initial-block (verilog initial ... -테스트 벤치 코드나. ... - Hyperlink "http://www.vlsifacts.com/port-mapping-for-module-instantiation-in-verilog/" http://www.vlsifacts.com

  리포트 | 16페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.15

  다운로드 장바구니
• 

  서울시립대 전자전기설계2(전전설2) 3주차 사전보고서

  Verilog HDL과 VHDL의 장단점Verilog HDL : C를 기반으로 하는 언어, 대소문자를 구분함, 전자시스템을 모델링하는데 사용되는 언어, VHDL보다 약한 형식, 패키지 ... Verilog에서 다음의 constant의 의미와 실제로 비트로 표현했을 때 어떻게 나타나는지 조사하시오.- 4’b1001비트 크기 : 4밑수 : Binary값 : 1001(Binary ... 코드를 작성하고 Synthesize를 성공적으로 실행하였다.- 실습4위 왼쪽 사진처럼 비트 단위 연산자를 이용한 XOR게이트를 나타내는 코드를 작성하고 Synthesize를 성공적으로

  리포트 | 8페이지 | 1,500원 | 등록일 2019.10.13

  다운로드 장바구니