"Verilog code" 검색결과 21-40 / 571건

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  3-8 decoder verilog code (+test bench code), 3to8 decoder. 3-8 디코더

  module TTL74137 (G1, G2n, GLn, A, B, C, Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7); input G1, G2n, GLn, A, B, C

  리포트 | 5페이지 | 1,000원 | 등록일 2014.06.13

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  [Verilog] Inverse Quentization을 수행하는 코드

  Verilog 코드1. IQ.v 코드2. Romiq.v 코드3. Romd.v 코드4. IQ_tb.v 코드IV. WaveformV. C++ Romiq, Romd 생성 코드1. ... Verilog 코드1. ... Verilog Coding? Waveform 해석? 회의록 작성? Verilog Coding? Algorism 연구? 보고서작성? C++검증? Waveform 해석?

  리포트 | 26페이지 | 1,500원 | 등록일 2010.09.09

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  Verilog HDL 소스코드

  실습과제 수행일 : 2009-03-20일실습내용 : 실습과제 1[문제 1] 다음 회로를 Primitive Gate들을 사용하여 Verilog HDL로 작성(설계)하고 ModelSim ... =1;x2=0;#100 x0=1;x1=1;x2=1;#100 $stop;endendmodule- Simulation Waveform[문제 2]다음 회로를 assign 문을 사용하여 Verilog

  리포트 | 4페이지 | 3,000원 | 등록일 2009.04.29

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  IIR filter verilog code

  `timescale 1ns / 1psmodule top (clk, reset, init, sel, coeff_b1, coeff_b2, coeff_b3, coeff_a2 ... [15:0] coeff_b1;input [15:0] coeff_b2;input [15:0] coeff_b3;input [15:0] coeff_a2;input [15:0] coeff_a3 ... , coeff_a3, filter_in, filter_out);inputclk;inputreset;input init;input [1:0] sel;input

  리포트 | 1,500원 | 등록일 2007.08.02

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  adder 의 delay area 비교 [verilog] code 포함

  wire [11:0]wa, wb, wsum; wire [11:2]wsum_0,wsum_1; wire c1, c2,c2_0,c2_1, c3, c3_0, c3_1, wcin, ... , clk, reset); output [12:0] sum; input [11:0]a, b; input c_in; input reset, clk; ... : Wed Mar 31 23:07:27 2010****************************************module SRCSA(sum, sum[12], a, b, c_in

  리포트 | 9페이지 | 1,500원 | 등록일 2010.05.29

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  verilog coding을 이용한 Adder&Subtractor

  Verilog Coding ... , c2;HalfAdder U1_HA(.X(X), .Y(Y), .S(s1), .COUT(c1));HalfAdder U2_HA(.X(s1), .Y(CIN), .S(S), .COUT(c2 ... ));assign COUT = c2 | c1;endmodule/******************************************************************

  리포트 | 2페이지 | 1,000원 | 등록일 2009.05.07

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  베릴로그 자판기설계, Vendingmachine Verilog (코드,타이밍밴치,ppt)

  Clk ( Clk ), .reset(reset), .choice(choice), .In(In), .Change(Change), .exceed(exceed), .Out(Out) );Verilog ... Verilog 구현 Vending Machine 자일링스 활용 프로그램 구현입출력 변수선언부 module DYB_vending ( Clk , reset, choice, In, Change ... next_state = S0; {Change, exceed, Out} = 4'b1000; end else state = next_state ; case (state)Verilog 구현

  리포트 | 24페이지 | 1,500원 | 등록일 2014.06.13

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  verilog code - (combo kit) 4bit 2진 덧셈기를 led로 출력

  key matrix module을 지운 kit_4adder_led(combo1 kit에 맞춘 code)▶ 수정된 keyin 모듈 코드 (원래의 코드는 주석으로 처리)▶ 수정된 kit ... _4adder_led 모듈 코드※ 코드를 수정하는 이유이 전에 코딩했던 모듈들은 keypad의 입력을 scan하여 keypad 값을 알아내야 하는 comboⅡ에 맞도록 설계하였다.입력 ... keypad값을 그대로 전달하는 comboⅠ에 맞도록 모듈을 다시 수정해야 한다.keymatrix모듈은 keypad의 값을 scan을 하여 알아내는 모듈이므로 comboⅠ에서는 필요가

  리포트 | 4페이지 | 1,500원 | 등록일 2014.04.25

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  verilog code - (combo kit) 10진수 2자리수 덧셈, vfd로 출력

  kit_4adder_vfd_2digit▶ kit_4adder_vfd_2digit를 구현하기 위한 module code? kit_4adder_vfd? keyin? ... (이를 수정한 최종 adder4_bcd module 코드는 3page에 있다.)concurrent 수행문의 경우 여러 수행코드를 동시에 수행한다.sequential 수행문의 경우 여러 ... 수행코드를 코드가 나열된 순으로 수행한다.ex)always @(data1a or data1b or data10a or data10b)beginbcd1a

  리포트 | 14페이지 | 2,000원 | 등록일 2014.04.25

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  각종 Verilog Design 소스코드와 시뮬레이션 결과 및 합성결과와 코멘트

  1. 8비트 디지털 값이 같은 경우 same핀 1 출력 < Behavioral coding, Structural coding >1) Behavioral coding`timescale ... Behavioral coding으로 작성하였다.2) Structural coding`timescale 1ns / 1psmodule structural(A1,A2,S);input[7: ... Structural coding으로 작성하였다.2. negedge 비동기 리셋 Counter ( 0~1000 수행하며 1000이 됬을 때 0으로 초기화 )`timescale 1ns

  리포트 | 9페이지 | 1,000원 | 등록일 2014.11.23 | 수정일 2019.11.22

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  Verilog 코드를 이용한 DashWatch 설계

  컴퓨터 구조설계 프로젝트Verilog 코드를 이용한 DashWatch 설계학 과:전자공학부학 번:200511392이름:문은혁Professor:박인갑 교수님제 출 일:2008. 12. ... ButtonStop ButtonCSS Button 후Start Button⇒⇒Stop ButtonCSS Button으로 비교(작은 수 Segment 표시)Reset ButtonVerilog 코드module ... test(Sreg OUT=1;reg ENTM=0;reg CSS_C=0;reg [19:0] Clk_div;always@(posedge clock)begin// Start button

  리포트 | 14페이지 | 2,500원 | 등록일 2009.01.03

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  verilog 로 구현한 8x8 곱셈기 [code 포함]

  verilog 로 구현한 8x8 곱셈기 gate level로 구현하였습니다.

  리포트 | 5페이지 | 1,500원 | 등록일 2010.07.21

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  16bit booth multiplier verilog code

  `timescale 1 ns / 10 psmodule booth_mult (a, b, r); input [15:0] a; input [15:0] b; output [31:0] r; wire [31:0] r; wire [7:0] X_se..

  리포트 | 1,000원 | 등록일 2007.08.02

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  [Verilog] MP3에 들어가는 IMDCT를 수행하는 코드

  Verilog Code1. ... IMDCT, ALU, ROM, RAM, Testbanch Code 및 분석(1) ALU(가)ALU코드module ALU(out, mul_in1, mul_in2, count);parameter ... Verilog Code1. IMDCT, ALU, ROM, RAM, Testbanch Code 및 분석2. 입출력 데이터 분석3. 각 MODULE간 연결구조III.

  리포트 | 16페이지 | 1,500원 | 등록일 2010.09.09

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  array multiplier 8 bit verilog code

  ; wire [6:0] c2; wire [6:0] c3; wire [6:0] c4; wire [6:0] c5; wire [6:0] c6; wire [ ... `timescale 1 ns / 10 ps module array_mult8 (clk, rst, a, b, out); input clk; input rst; ... 6:0] c7; wire [6:0] c8; and U1 (t1[0], a[0], b[0]); and U2 (t1[1], a[1], b[0]); and U3

  리포트 | 1,000원 | 등록일 2007.08.02

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  verilog code - (combo kit) 4bit 2진 덧셈기를 7-segment로 출력

  처음에 comboⅠ 키트에서 입력받은 수를 첫 번째, 두 번째 7-segment에, 두 번째로 comboⅠ 키트에서 입력받은 수를 세 번째, 네 번째 7-segment에, 그 두 수를 ... _d_flipflop과 dot_com을 이용하여 dot matrix led에 출력한다.3. ... 덧셈기 역할ⅰ) comboⅠ 키트의 keypad(0~F)로 덧셈할 수를 누른다.ⅱ) 그 키가 눌렸을 때, 입력받은 수를 7-segment의 첫 번째 칸엔 십의자리, 두 번째 칸엔 1의자리

  리포트 | 4페이지 | 1,500원 | 등록일 2014.04.25

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  carry look ahead adder (verilog code)

  c0(c1), .s(s[31:16]), .Ggg(Ggg[1]), .Pgg(Pgg[1]));cla_8 cla_8_inst (.a(a[39:32]), .b(b[39:32]), .c0(c2 ... 0] s;wire t1, t2, t3;wire c1, c2;wire [2:0] Pgg;wire [2:0] Ggg;cla_16 cla_16_1 (.a(a[15:0]), .b(b[15: ... 0]), .c0(c0), .s(s[15:0]), .Ggg(Ggg[0]), .Pgg(Pgg[0]));cla_16 cla_16_2 (.a(a[31:16]), .b(b[31:16]), .

  리포트 | 1,000원 | 등록일 2007.08.02

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  verilog 로 구현한 adder 와 mux 각각의 코딩방법에 따른 비교 [code 포함]

  논리회로 또는 vlsi verilog 기초입니다.adder 와 mux 를 dataflow, behavior , gate level 로 구현하였습니다.

  리포트 | 9페이지 | 1,000원 | 등록일 2010.07.21

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  FPGA를 이용한 DC-DC 부스트 컨버터 PID 제어 설계 및 실험(verilog 코드 포함)

  제어 실험- 전체적인 회로도 및 QUARTUS II 를 이용한 PID 제어 사용법 포함(PDF 및 동영상)FPGA.zip 자료 내용- FPGA.zip

  리포트 | 3,000원 | 등록일 2014.11.30 | 수정일 2020.03.15

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  verilog code - (combo kit) 10진수 2자리수 나눗셈, led, 7-segment, vfd로 출력

  kit_4divider_LedSegVfd▶ kit_4divider_LedSegVfd의 동작 설명multiplier 이므로 두 수를 입력받아 나눗셈하고, 그 결과값을 출력으로 나타낸다.입력은 0부터 F까지, 총 열 여섯 개의 keypad 버튼을 입력값으로 한다.나눗셈이므..

  리포트 | 15페이지 | 2,000원 | 등록일 2014.04.25

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