"vhdl 신호등 s" 검색결과 61-80 / 157건

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  순차회로 설계 - 카운터 결과보고서

  cnt의 값을 0.25 × 106-1=249999로 설정하였다.(2) 출력- 0.25초 주기로(4Hz) LED에 점등이 일어났다. ... 이용하여 8Hz를 구현하였다.- 즉, 4MHz = 4 × 106 Hz = 8 ( 0.5 × 106 ) 이므로 클럭을 1 / ( 0.5 × 106 )으로 분주해야 하므로 클럭 분주 신호 ... .- 즉, 4MHz = 4 × 106 Hz = 2 ( 2 × 106 ) 이므로 클럭을 1 / ( 2 × 106 )으로 분주해야 하므로 클럭 분주 신호 cnt의 값을 106-1=999999로

  리포트 | 6페이지 | 1,000원 | 등록일 2014.07.25

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  논리회로실험 2014 Memory

  따라서 RAM은 컴퓨터의 주기억장치, 응용 프로그램의 일시적 로딩, 데이터의 일시적 저장 등에 사용된다. ... Sources & Results1) VHDL sourceRAMlibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_arith.ALL ... : in STD_LOGIC; -- enable 입력 신호we : in STD_LOGIC; -- write enable 입력 신호addr : in STD_LOGIC_VECTOR (3

  리포트 | 8페이지 | 1,000원 | 등록일 2014.11.05

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  아주대 논리회로실험 프로젝트 FPGA를 통한 VHDL 구현 프로젝트 - 비밀번호

  더불어 신호의 저장, shifting, 7 segment 등 기존 논리회로실험에서 실험한 내용들을 직접 구현시켜 관련 지식을 더 효과적으로 정립할 수 있었다. ... FGPA를 이용한 VHDL 구현 프로젝트 - 비밀번호#1. 설계 목표-. ... 비밀번호 변경시 변경을 알리는 기능 등을 구현할 수 있었다. 7 segment를 구현하는 부분은 추가 기능을 구현해보고자 하였으나 마땅한 아이디어가 떠오르지 않아 기능을 추가시키진

  리포트 | 28페이지 | 3,500원 | 등록일 2016.07.09

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  논리회로실험 설계 보고서

  이형은 0과 1 뿐만 아니라 실제 논리 회로에서 논리 신호를 시뮬레이션하는 데 유용하다고 알려진 7개의 다른 값들도 포함한다.std_logic_vector전형적인 VHDL 프로그램에서 ... -형, 상수와 배열VHDL 프로그램에서 모든 신호, 변수 및 상수는 관련된 형(type)을 가져야만 한다. ... 예를 들면 Inhibit, X, Y, BIT, Z 및 Inhibit_arch 등이 있다.엔티티의 명칭을 붙이는 것 외에도 엔티티 선언의 목적은 그것의 외부 인터페이스 신호 또는 포트

  리포트 | 24페이지 | 4,000원 | 등록일 2013.11.25 | 수정일 2013.11.28

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  Lab#03 Verilog HDL

  모드를 정의하고, 내부 신호를정의한다. ... , trireg등이있으며, 논리게이트나 모듈사이의 물리적인 연결을 나타내기 위해 사용된다. ... (3) Package : PQ208(4) Speed : -4다) Tool Select(1) Synthesis tool : XST(VHDL/Verilog)(2) Simulator :

  리포트 | 20페이지 | 1,500원 | 등록일 2016.09.11

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  2017 상반기 포스코ICT 채용형인턴 연구개발 자기소개서

  인공지능, 알고리즘, 신호 및 시스템, 프로그래밍, 운영체제, 기초회로설계, FPGA 디지털 설계 등 하드웨어와 소프트웨어를 골고루 학습하였습니다. 4학년 때에는 수업시간에 배운 내용을 ... 하지만 실패를 맛 본 건 VHDL로 FPGA를 설계하는 수업 이였습니다. 처음 배우는 언어는 곧 잘 이해를 하고 재밌어 했지만, VHDL은 제가 생각한대로 되지 않았습니다. ... 뿐만 아니라 에너지, 환경, 안전 등 여러 가지 분야가 복합적으로 이루어져있어 건물의 크기가 커질수록 도시에 가까워집니다.

  자기소개서 | 7페이지 | 5,000원 | 등록일 2017.02.10 | 수정일 2017.03.01

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  VHDL을 이용한 논리 게이트 실습

  기본논리게이트의 설계를 위 해 선언하는 부분이다.entity And_gate_vhdl isport(A : in std_logic;B : in std_logic;Y : out std_logic ... 이것은 전체적 인 로직을 한가지 게이트로 통일시키면서 반도체 공정등에서 로직을 단순화 시켜주고 집적도가 좋아지게 해준다.(3) QuartusⅡ의 설계과정QuartusⅡ를 이용하여 설계를 ... 나타나 게 한후 3번 아이콘을 클릭하여 오른쪽으로 모두 옮긴후 OK를 눌러주면위 사진처럼 X, Y, F가 뜨게 되는데 파형을 일정부분 드래그하여서 위에 작은 빨간네 모부분을 누르면 신호를

  리포트 | 28페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  09 논리회로설계실험 예비보고서(fsm)

  --1S5S3---1(6) VHDL 코딩자판기 설계library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity vending isport ( Reset : ... 혹은 Hazard라고도 한다.dynamic hazard(동적 해저드), static 1-hazard, static 0-hazard 등이 존재한다.(5) chattering전자 회로 ... 래치를 이용하는 등의 하드웨어적 방법들이 있지만 소프트웨어적으로 처리하는 경우가 많다.falling으로 키의 눌림을 계속 체크한다.

  리포트 | 6페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  Ping-pong(핑퐁) Machine 설계코드및 분석

  bit 형과는 달리 ‘0’, ‘1’ 이외에 추가적인 신호 값을 표현할 수 있고 simulation을 용이하게 해준다. ... , 7segment의 점등 signal들의 특성을 나타내주는 signal인 seg와 이를 선택하기 위한 signal인 data을 선언하였다. ... output signal로 7segment를 선택하는 signal인 digit와 7segment의 점등 signal인 seg_a, seg_b, seg_c, seg_d, seg_e,

  리포트 | 14페이지 | 2,000원 | 등록일 2007.11.16

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  VHDL을 이용한 다양한 플립플롭 및 카운터설계, 실습

  실습명 : 4주차 VHDL 실습2. ... 그리고 7의 이진수인 111이 되는순간에 클리어를 입력하도록 Nor게이트를 이용하여 신호를 보내도록 한다. 그렇게 5->6->7이 반복되는 카운터가 된다. ... 하지만 우리는 이런 출력을 원하지 않기에 CK라는 제어 신호를 중간에 사용한다. 아무리 Set와 Reset 입력을 넣다 한들 CK의 입력이 없으면 F.F.는 동작하지 않는다.다.

  리포트 | 22페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  디지털 시스템 실험 Sequential Circuit 설계 및 구현 예비보고서

  이 PC 스피커는 다양한 소리는 내지 못하지만 멜로디 등의 소리나 경고음 등을 표현 할 수 있다.PIEZO는 디지털 신호 1에 해당하는 입력 레벨의 음성 주파수대의 펄스 신호를 입력하면 ... 시간 주기로 파란불과 빨간불을 교대로 점등하는 신호등 회로를 설계한다.3. ... 주로 보는 사람과의 거리가 가까운 실내 전광판 등에 주로 사용한다.Full Color LED 를 확인하기 위해서 간단하게 다음과 같이 VHDL 로 구현할 수 있다. 3 bit의 데이터

  리포트 | 5페이지 | 1,000원 | 등록일 2016.04.08

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  VHDL 디지털시계 최종보고서 시뮬레이션(소스 포함)

  , 오전오후 스위치날짜제어 스위치② out std_logic(출력부분) - com_out = 세그먼트 vcc를 통제.seg_out = 세그먼트에 a~f 신호 통제apm_out = am ... 이들이 프로젝트에 도전합니다.저희는 자발적으로 하는 것이 아니라 수업을 위해서 하는 프로젝트 이지만 그래도 이렇게 좋은 기회를 팀을 나누어 서로의 의견을 조율하고 진행방향, 발표 등을 ... VHDL- 디지털 시계-Term PROJECT5조200##### ###※ 목차 ※1. 작품 선정동기 및 개발 목적/목표2. 개발내용- 소스코드- 시뮬레이션1.

  리포트 | 15페이지 | 1,500원 | 등록일 2013.01.26 | 수정일 2023.03.08

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  순서회로

  클럭에서 상승에지가 발생할 때, q1, q2, q3는 모두 새로운 값이 할당되며, 내부 신호와 입력 r, a, s 그리고 VHDL 라이브러리에 이미 오버로드되어 있는 and 와 or ... 토의(1)이번 과제는 기본적인 다변수 카노맵은 물론 상태그래프, 상태표, 천이표 등을 다시 한번 공부해볼 수 있는 과제였다. ... 순서회로는 ROM과 플립플롭, PLA와 플립플롭, PAL과 플립플롭 등으로 구현할 수 있는데, 우리는 순서회로 구현이 편리한 PAL과 플립플롭의 형태로 구현해 보았다.

  리포트 | 25페이지 | 1,000원 | 등록일 2012.10.15

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  01 논리회로설계실험 예비보고서(And,or gate)

  논리회로설계 실험 예비보고서 #1실험 1. 기본게이트 설계1. ... 실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.2. ... programmable logic device, 제조 후 사용자가 내부 논리 회로의 구조를 변경할 수 있는 집적 회로)와 같은 기능을 갖는 논리 블록들과 그것을 서로 연결하여주는 스위치, 행렬 등이

  리포트 | 8페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  논리회로실험 2014 Flip Flop

  래치의 종류로는 RS latch, JK Latch 등이 있다.그림 1 S-R래치그림 2 S-R래치의 timing diagram플립플롭은 하나의 클럭 입력을 가지며, 플립플롭은 클럭 ... Sources & Results1) VHDL sourceShift Resister - Source Codelibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;entity ... (3 downto 0); --shift register의 내부 신호 signal 선언beginq

  리포트 | 10페이지 | 1,000원 | 등록일 2014.11.05

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  Verilog HDL 문법 자료 (A+받은 자료 입니다)

  Simulation 능력이 우수 3)언어 체계 단순해 시뮬레이터가 고속이며 합성 시 게이트가 적게 나온다 4)하나의 회로 모델 안에서 게이트 레벨 표현, 동작적 표현, 자료흐름적 표현등 ... 단계Verilog에 의한 설계 단계 예1 단계1: 2입력 AND게이트의 module선언ABYmodule who_2(A,B,Y); ~ endmodule형식: module 모듈_이름(포트신호_이름 ... ) “A string” “000110011” (7) 특수기호(special symbol) a b (a+b) A b ?

  리포트 | 34페이지 | 3,000원 | 등록일 2015.06.22 | 수정일 2015.06.23

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  순차회로 설계 예비보고서

  따지면 SR latch에 CLK 신호가 붙은 꼴로 latch 와 F/F의 대표적인 차이점이 반영되어있다.- 그 외에도 D F/F, JK F/F, T F/F 등이 있다.※ D F/F ... JK F/F(1) 진리표 : Q+ = JQ' + K'Q(2) 특성표(3) 상태도(4) 논리 기호(5) Nor 게이트를 이용한 JK F/F 회로도(6) VHDL 코딩library IEEE ... 시프트하는데 사용한다.④ 병렬입력-병렬출력 (PIPO : parallel-in parallel-out) : 데이터를 병렬로 입력하여 병렬로 출력하는 레지스터로 범용 입출력장치나 프린터 등에

  리포트 | 7페이지 | 1,000원 | 등록일 2014.07.25

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  경희대학교 논리회로 레포트

  ABEL, AHDL, Confluence, CUPL, HDCaml, JHDL, Lava, Lola, MyHDL, PALASM, RHDL, 베릴로그, VHDL등이 있다.5) CAD Tools ... 논리회로(정 연 모 교수님) / 제출일 : 2012. 09. 13.Homework #0 /=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-= ... 초 등으로 구획하여 문자로 표시한다.

  리포트 | 3페이지 | 2,000원 | 등록일 2016.04.17

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  01-논리회로설계실험-예비보고서

  그 외에 디지털 신호 프로세서, 우주과학과 방어 시스템, 주문형 반도체 초기버전, 의료영상 등에 널리 쓰여지고 있다.(3) AND, NAND, OR, NOR, XOR 게이트 대하여 ... 실험 목표VHDL의 기본개념과 프로그래머블 로직의 형태를 이해하고 이를 통해 기본 게이트를 설계할 수 있다.2. 예비 이론(1) CPLD, FPGA란? ... 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 3. 11논리회로설계 실험 예비보고서 #1실험 1.

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  VHDL을 이용한 교통신호기제어

  VHDL CODE 분석 및 결과1) VHDL CODElibrary ieee;use ieee.std_logic_1164.all;entity traffic_hwang isport(clk ... 교통신호기 제어의 설계2. 하드웨어 구조3. VHDL CODE 분석 및 결과4. 결론 및 느낀점1. ... : in std_logic;sw_flick : in std_logic;-- 신호등의 동작을 점멸상태로 바꾸기 위한 스위치 입력입니다.red : out std_logic_vector(

  리포트 | 10페이지 | 1,500원 | 등록일 2011.12.30

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