"vhdl 신호등 s" 검색결과 141-157 / 157건

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  [전기전자전파공학전공]VHDL으로 디지털 시계 만들기 - 카운터

  설계 결과 및 검증① VHDL 소스로부터 나온 타이밍도 - 별첨 ... 시뮬레이션 방법을 익힌다.④ Project #2와 #3에서 설계된 결과를 이용한다.2. ... 아래그림에 나타낸 디지털 시계의 전체 블록도를 보면 시간 표시를 위한 7세그먼트 표시기를 비롯하여 BCD-to-7 세그먼트 디코더, 12시간 표시기 디코더, modulo-N 카운터 등이

  리포트 | 11페이지 | 1,000원 | 등록일 2005.12.10

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  [전자] VHDL 기초, 구조적 모델링

  , …… : BIT; begin X1: DSGN_SUBENTITY port map (C1 = P1, C2 = S1, …); end STRUCTURE;신호선언부품선언부품 인스턴트화포트 ... 선언부 하드웨어 외부 입출력 Interface를 정의 하드웨어 블록의 이름과 입출력 port를 선언Architecture Body 하드웨어 내부를 표현 내부회로의 연결, 동작, 구조 등을 ... 1987년 IEEE에서 표준으로 제정한 문법 많은 문제점을 가지고 있음 VHDL 93 VHDL 87을 많은 부분 수정하여 보완 VHDL 87과 VHDL 93은 호환되지 않는 부분이

  리포트 | 25페이지 | 1,000원 | 등록일 2003.02.14

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  [디지털 전자통신]OrCAD

  과 통합하여 VHDL 설계 프로젝트에 필요한 모든 designing, synthesizing, simulating을 제공한다. ... Pspice for Windows- 아날로그와 디지털, 그리고 혼성된 신호 시뮬레이션? ... 또한 PCB에 필요한 심볼을 제공하고 필요하다면 NC VHDL Desktop이나 NC Verilog Desktop를 가지고 board simulation에 적용이 가능하다.OrCAD

  리포트 | 5페이지 | 1,500원 | 등록일 2004.10.08

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  [칩 설계] ASIC&FPGA 디자인 흐름

  ASIC spec 결정 설계할 ASIC의 주요 사양 결정 기능 사양, 입출력 신호 사양, 시험 계획 3가지 2. ... 논리 회로 설계- VHDL로 설계한 모듈 예시-FPGA 구현 과정 예시(2)2. Behavior 시뮬레이션- 설계한 모듈의 행위 시뮬레이션-FPGA 구현 과정 예시(3)3. ... 행위 수준 설계 설계할 시스템의 기본적인 알고리즘 검증 C, HDL 등 이용Front – end 설계 (2)3.

  리포트 | 11페이지 | 1,000원 | 등록일 2004.11.12

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  [멀티미디어] H.264/AVC용 Intra coding 모듈의 VHDL 구현

  H.264/AVC용 Intra coding 모듈의 VHDL 구현최덕영*VHDL Implementation of Intra coding for H.264/AVC디지털 비디오 압축기술은 ... 입출력 신호도그림3은 인트라 코딩의 전체 블록도를 보여 주고 있다. din으로 들어오는 8비트의 영상정보를 valid 신호가 활성화 될 때 입력받아 인트라 예측을 수행하고 16클럭 ... Labeling of prediction samples 4*4표 1. 4*4 블록의 9가지 인트라 예측모드.모드 0(Vertical)위쪽 샘플 A,B,C,D가 수직으로 확장모드 1(

  리포트 | 4페이지 | 2,000원 | 등록일 2005.06.09

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  [VHDL] VHDL

  simulation 뿐만 아니라 synthesis의 기능을 갖춘 CAD 툴이 등 장하면서 진정한 VHDL의 표준화가 요구. 1991년 IEEE-1164이 발표되면서 업체에서 공통으로 ... 장치의 동작적, 시간적, 구조적 특징을 포함한다.동작적 모델(Behavioral Model) - 시스템의 기능적 해석의 구현시간적 모델 - 2 단계로 이루어져 있다.첫 번째 단계 - 신호를 ... VHSIC 프로그램의 일부로 VHDL의 개발을 지원.. 1981년 메사추세츠의 Woods Hole ) 학술 대회를 시작으로 VHDL이 개발되기 시작. 1980년대 중반 이후부터 VHDL

  리포트 | 2페이지 | 1,000원 | 등록일 2002.12.11

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  Quartus 툴을 이용하여 Simple_CPU를 verilog로 구현

  서술언어는 VHDL(very high speed hardware descri-ption language), HDL등이 있다.Ex> assign C=A & B;☞ Structural ... 하지만 너무 줄여 (–)값이 나오게 될 경우 에러가 발생하고 클럭에 의해 신호가 못 들어갈 수 있기 때문에 너무 타이트하지 않게 주는 것이 좋다고 볼 수 있는 듯 하다.5번을 보면 ... 실제 CPU에 비하면 너무나도 간단한 CPU이지만, 이러한 간단한 CPU를 설계해 봄으로써, 3학년에 수강하게 될 컴퓨터 구조, 마이크로프로세서 등 관련 과목에 대한 기초를 다질 수

  리포트 | 25페이지 | 9,000원 | 등록일 2007.12.09

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  [ASIC ] ASIC 디자인 흐름도

  ASIC spec 결정 설계할 ASIC의 주요 사양 결정 기능 사양, 입출력 신호 사양, 시험 계획 3가지 2. ... codePCB3BoardChipGatesLayoutRTL SynthesisLayout SynthesisSystemDesign Automation ToolsHDL Simulation Verilog-XL, NC-Verilog, NC-VHDL ... Behavioral-level Design 설계할 시스템의 기본적인 알고리즘 검증 C, HDL 등 이용Front – end 설계 (2)3.

  리포트 | 12페이지 | 1,000원 | 등록일 2004.11.12

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  [ASIC] SIC

  이러한 것을 “ASIC DESIGN KIT"라 한다.# EDA(Electric Design Automation) : ASIC설계용 소프트웨어를 만드는 회사# EDSA(Electric ... ASIC 분류는 PLD, 게이트 어레이, 셀 기반 IC, full-custom IC 등으로 세분화 된다.2. ... ASIC 제품은 디지털, 혼합신호, 그리고 아날로그 제품들을 결합하고 있다.주문 제작된 IC를 하나 이상의 사용자가 구매하면 더 이상 ASIC 으로 보지 않고 ASSP 라고 부른다.

  리포트 | 5페이지 | 1,000원 | 등록일 2003.11.17

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  [무선통신] 고속데이터 처리를 위한 터보 인코더 설계

  터보코드에서는 dataout_daccept를 받은 후 ready 신호를 핑퐁램으로 보내면 핑퐁램에서 데이터 유무에 따라 start 신호를 보내고 신호를 받은 터보코드는 di_addr과 ... 핑퐁램에 저장이 모두 되면 start를 활성화 시키고 data_out_dready 신호가 활성화 되지 않으면 준비 됐다는 신호와 데이터를 보내라는 요청신호를 보내면 핑퐁램에서 데이터를 ... GF 인터리버인터리버에는 블록, 랜덤, Mother, GF 등이 존재한다.

  리포트 | 4페이지 | 2,000원 | 등록일 2004.05.21

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  [디지털] VHDL 강좌9

  Signal(신호)ex) signal a, b, c : bit;c ... IEEE 1076에는 디지털 회로의 비트(bit) 형과 정수 및 실수형 문자형 등이 있으며 이중 bit와 정수형이 합성 가능하다.IEEE 1164의 “std_logic”은 bit의 ... VHDL에서 signal, variable, constant 등과 같이 어떠한 값을 가지고 있는 것을 객체(Object)라고 하며, 모든 object는 data type을 갖는다.

  리포트 | 12페이지 | 1,000원 | 등록일 2001.11.11

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  [공학기술]CMOS VLSI설계의 원리4 (6~7장)

  ), 연결(connections), 캐패시턴스(capacitance)등을 위한 전기적 절점(node)의 선택과 신호의따른 분류 6.6.1.1 회로수준 시뮬레이션 회로해석 프로그램 - ... 직사각형과 같은 기본 형태를 사용해서 주어진 기하학적 형태를 규범화시킨다. scanline 순서로 주어진 형태들을 정렬시킨다. ... 설계-포착도구 6.5.1 HDL 설계 시스템의 동작 및 구조는 HDL (hardware description language)에 의해서 입력됨 ☞ 보편화된 HDL tools : VHDL

  리포트 | 25페이지 | 2,000원 | 등록일 2007.04.02

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  디지털 시스템 설계

  Mintor Graphics,...등이 있으며 이외에도 기능 시뮬레이션에서 쓰이는 Active VHDL, Model tech(Vsystem)등이 있다.제 1 단계(60년 ∼ 70 ... 해주어야 한다.PLD(Altera, xilinx...)등은 전용 시뮬레이터가 있어야 쉽게 합성할 수 있다.VHDL은 1987년 12월에 IEEE-1076이라는 IEEE표준 VHDL이 ... 'U',‘0',‘1',‘Z',‘W',‘L',‘H')를 정의한 IEEE1164 (std_logic_1164)를 발표하였다. 1992년에는 VHDL이 미국 정부지원 공인 HDL(FIPS

  리포트 | 4페이지 | 1,000원 | 등록일 2001.12.03

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  VHDL

  또한 물리적인 양의 표현, 병렬 신호 할당문, resoluton function등 여러 가지 표현이 가능하다.그러나 현재는 상용 CAD TOOL의 제한으로 그리고 사용자의 요구로 지금은 ... 동작 특성이라고 하는 것은 일반적으로 spec., datasheet, idea등이 될 수 있다.즉, 종래에는 어떤 기능블럭을 설계할 때 AND, OR, MUX, F/F등을 이용하여 ... 일반적으로 behavioral modeling, dataflow modeling, structural modeling등 세 가지로 분류한다.

  리포트 | 11페이지 | 1,000원 | 등록일 2000.11.11

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  LG전자 자기소개서

  디지털로 변환하는 음성처리, Cam 모듈 control을 위한 VHDL 분석, LCD창 제어를 위한 QT프로그램작성 등이 있습니다. ... 관련해서 많은 정보를 습득할 수 있었고 이러한 경험을 통해 S/W와 H/W는 물론 이와 관련한 기술적인 문제에 대해서 상당한 자신이 있습니다. ... , B트리 등이 있습니다.5.

  자기소개서 | 4페이지 | 3,000원 | 등록일 2007.03.07

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  [논리회로] 플립플롭(Flip-Flop)

  이 회로를 VHDL로 표현한 것이 그림 9-2에 있다.S-R 플립플롭은 NOR 게이트를 사용하여 그림 9-3에서와 같이 만들 수도 있다. ... 즉, 어떤 신호가 반짝반짝 하도록 하거나, 어떤 부분을 선택하는 버튼을 연속해서 누르면 선택과 해제가 번갈아 가며 바뀌게 하는 데에 사용한다.- 주종 플립플롭 (master slave ... 이렇게 0이나 1의 두 가지 안정된 상태를 갖는 회로이기 때문에 2안정(bistable) 회로라고도 하고 이진 정보의 기억, 주파수 분할, 카운터 제작 등 여러 가지 디지털 회로에서

  리포트 | 6페이지 | 1,000원 | 등록일 2002.11.24

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  [디지털] VHDL 강좌8

  그래서 VHDL 코딩을 하면 컴파일을 하고 synthesis를 하고 나서 logic으로 구현된 설계도를 보면 메모리 소자를 DFF으로 설계된 것을 확인할 수 있을 것입니다. ... 클럭펄스가 들어오는 시점에서 입력신호로부터 그 동작을 정의할 수 있는 시스템이 동기형(synchronous) 순서논리회로이다. ... 칩 설계를 위해서 그런 것이니 JKFF, RSFF, TFF 등을 구현하고자 한다면 Logic에서 설계된 것을 이용하시면 될 것입니다.ex1) Rising Edge Flip-Floplibrary

  리포트 | 13페이지 | 1,000원 | 등록일 2001.11.11

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